一種基於fpga的視頻格式轉換器的製作方法
2023-10-10 14:17:19
專利名稱：一種基於fpga的視頻格式轉換器的製作方法
技術領域：
本發明涉及一種基於FPGA的視頻格式轉換器，更具體地說，涉及一種用於實現對隔行視頻信號進行幀頻提升、隔行-逐行變換和解析度放大的轉換器。屬於電子信息領域。
背景技術：
近年來數字視頻顯示技術迅猛發展，逐行掃描、大屏、高清顯示逐漸推廣。而傳統隔行掃描視頻在日常生活、工作當中仍然有廣泛的應用。因此，將隔行掃描視頻信號轉換為新型顯示裝置支持的視頻格式，有很大的市場空間。很多隔行-逐行轉換方法和裝置應運而生。
經相關檢索調研，傳統隔行-逐行轉換都是用專用晶片實現，而這就不可避免的存在擴展性差、升級困難、開發周期長、成本高的缺點。另一方面，20世紀90年代出現的現場可編程器件(FPGA)，其設計方便靈活，開發周期短，可根據需要定製IP核，易於升級、擴展，隨著性能的不斷提升，基於FPGA設計嵌入式系統已成為可能，可編程片上系統(SOPC)概念隨之提出，與此同時，FPGA的功耗、價格逐年下降，已逐漸搶佔了傳統的微處理單元(MCU)和標準數字邏輯電路(ASSP)的市場份額。
發明內容
本發明的目的在於針對已有技術存在的缺陷，提供一種基於FPGA的視頻格式轉換器。以FPGA為核心處理晶片，將視頻處理技術與FPGA技術相結合，既可實現視頻格式的實時轉換，又可以定製不同的IP核，滿足更多更具體的功能需求，提高了性價比。同時隨著FPGA性能的不斷提高，還可以實現更複雜的處理過程，使轉換器功能更加完善。
為實現上述目的，本發明採用下述技術方案 一種基於FPGA的視頻格式轉換器由有源晶體振蕩器、電源變換模塊、FPGA、編程接口和本地控制接口、FLASH、片外SDRAM組(3片)、視頻輸入模塊和視頻輸出模塊組成，其相互連接關係為電源變換模塊分別與有源晶體振蕩器、FPGA、FLASH、片外SDRAM組、編程接口、視頻輸入模塊、視頻輸出模塊相連接，FPGA與FLASH相連，通過SDRAM總線分別與片外SDRAM組中三片SDRAM相連，視頻輸入模塊與FPGA相連，視頻輸出模塊與FPGA相連，有源晶體振蕩器與FPGA相連，編程接口和本地控制接口與FPGA相連。
上述FPGA包括同步信號控制器、讀寫狀態控制器、i2c控制器、SDRAM控制器、RAM控制器、片內RAM組、YUV/RGB轉換器。其內部相互連接關係為所述讀寫狀態控制器通過內部控制總線分別與同步信號控制器、SDRAM控制器、RAM控制器、YUV/RGB轉換器、i2c控制器相連；所述RAM控制器通過內部控制總線與讀寫狀態控制器相連，通過內部數據總線分別與SDRAM控制器和YUV/RGB轉換器相連，通過內部數據總線、地址總線及控制總線與片內RAM組相連。
上述FPGA內部各模塊對外連接關係為所述同步信號控制器外接視頻輸入模塊和有源晶體振蕩器；所述SDRAM控制器外接視頻輸入模塊，同時通過SDRAM總線分別外接片外SDRAM組中三片SDRAM；所述i2c控制器通過i2c總線外接視頻輸入模塊和視頻輸出模塊；所述YUV/RGB轉換器通過系統數據總線外接視頻輸出模塊。
上述RAM控制器包括多路選擇控制器a、多路選擇控制器b、多路選擇控制器c、場內插值器、場間插值和運動檢測器、縱向放大插值器。
上述片內RAM組包括RAM1、RAM2、RAM3、RAM4、RAM5，其中RAM1、RAM2、RAM3、RAM4為輸入輸出分離控制，容量為16X720Bits的片內RAM，RAM5為輸入輸出分離控制，容量為17X720Bits的片內RAM。
上述RAM控制器，其內部相互連接關係為所述場內插值器通過8位數據總線Yin』和8位數據總線Cin』接收來自多路選擇控制器a的數據，通過8位數據總線Ys和8位數據總線Cs將數據傳輸至多路選擇控制器b的數據輸入口，通過8位數據總線Yin接收來自多路選擇控制器c的數據；所述縱向放大插值器通過8位數據總線Yin』和8位數據總線Cin』接收來自多路選擇控制器a的數據，通過8位數據總線Yso和8位數據總線Cso接收來自多路選擇控制器b的數據；所述多路選擇控制器c通過8位數據總線Cin、8位數據總線Yin將數據傳輸至多路選擇控制器a的數據輸入口，通過8位數據總線Yin將數據傳輸至場內插值器的數據輸入口。
上述RAM控制器，其內部各模塊對外連接關係為所述多路選擇控制器a通過內部控制總線與讀寫狀態控制器相連，通過內部RAM數據、地址、控制總線分別與RAM1和RAM2相連；所述多路選擇控制器b通過內部控制總線與讀寫狀態控制器相連，通過內部RAM數據、地址、控制總線分別與RAM3和RAM4相連，通過8位數據總線Yo、8位數據總線Co、1位數據總線Flag接收來自RAM5讀數據口的數據，通過讀地址總線、讀控制總線與RAM5相連接；所述多路選擇控制器c通過內部控制總線與讀寫狀態控制器相連，通過8位數據總線YinH、CinH、YinL、CinL接收來自SDRAM控制器的數據；所述場間插值和運動檢測器通過8位數據總線YinH、CinH、YinL、CinL接收來自SDRAM控制器的數據，通過8位數據總線Yo、8位數據總線Co、1位數據總線Flag將數據送至RAM5的寫數據入口，通過寫地址總線、寫控制總線與RAM5相連接；所述縱向放大插值器通過內部控制總線與讀寫狀態控制器相連，通過16位數據總線與YUV/RGB轉換器相連。
上述場內插值器包括8位輸入Yin、8位輸入Yin』、8位輸入Cin』和8位輸出Ys、8位輸出Cs。Yin與Yin』輸入至一9位加法器，其輸出經過左移1後低8位輸出至Ys；Cin』直接輸出至Cs。
上述場間插值和運動檢測器包括8位輸入YinH、8位輸入CinH、8位輸入YinL、8位輸入CinL和8位輸出Yo、8位輸出Co、1位輸出Flag。CinH與CinL輸入至一9位加法器，其輸出經過左移1位後低8位輸出至Co；YinH與YinL輸入至一9位加法器，其輸出經過左移1位後低8位輸出至Yo；YinH與YinL輸入至一9位有符號減法器，其輸出經過取絕對值再與判決門限比較後結果輸出至Flag。
上述縱向放大插值器包括讀寫狀態控制器輸入Sync、8位輸入Yin』、8位輸入Cin』、8位輸入Yso、8位輸入Cso和8位輸出Yout、8位輸出Cout以及1個多路選擇器M；Yin』與Yso輸入至一9位加法器，其輸出經過左移1位後低8位輸出至多路選擇器M的數據輸入端；Yin』與Yin』右移1位的結果輸入至一10位加法器，再與Yso一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Yso與Yso右移1位的結果輸入至一10位加法器，再與Yin』一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Yin』直接輸出至多路選擇器M的數據輸入端；Yso直接輸出至多路選擇器M的數據輸入端；Cin』與Cso輸入至一9位加法器，其輸出經過左移1位後低8位輸出至多路選擇器M的數據輸入端；Cin』與Cin』右移1位的結果輸入至一10位加法器，再與Cso一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Cso與Cso右移1位的結果輸入至一10位加法器，再與Cin』一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Cin』直接輸出至多路選擇器M的數據輸入端；Cso直接輸出至多路選擇器M的數據輸入端；多路選擇器M的控制端接收讀寫狀態控制器的輸入Sync，輸出連接到Yout和Cout。
上述FPGA採用大規模FPGA晶片EP1C12F324C8為核心處理晶片。
上述FLASH採用EPCS4晶片。
上述視頻輸入模塊採用SAA7114視頻解碼晶片。
上述視頻輸出模塊採用ADV7197視頻數模轉換晶片。
上述片外SDRAM組(3片)採用3片容量均為64MBits，位寬均為32位的SDRAM儲存晶片。
上述有源晶體振蕩器其振蕩頻率為50MHz。
本發明與現有相關技術相比較，具有如下優點 1.以較低成本實現了包括幀頻提升、隔行-逐行轉換和解析度放大的視頻格式的實時轉換，具有較高的性價比。2.可以根據具體的功能需求定製不同的IP核，設計成果可靈活復用。3.FPGA的可編程性使系統具備了相當大的可擴展性。4.以硬體描述語言形式保存的設計可移植於不同FPGA晶片，隨著FPGA性能的不斷提高，系統還可以實現更複雜的處理過程，從而使轉換器功能更加完善。
圖1系統結構示意圖。
圖2FPGA內部結構框圖。
圖3RAM控制器內部結構示意圖。
圖4場內插值器內部結構示意圖。
圖5場間插值和運動檢測器內部結構示意圖。
圖6縱向放大插值器內部結構示意圖。
具體實施例方式 下面結合附圖對本發明的一個優選實施例作詳細描述。
本基於FPGA的視頻格式轉換器的系統結構如圖1所示，主要包括FPGA核心處理晶片，視頻輸入模塊，視頻輸出模塊和三片SDRAM構成的片外SDRAM組。在本實施例中FPGA採用EP1C12F324C8晶片，視頻輸入模塊採用SAA7114H視頻解碼晶片，視頻輸出模塊採用ADV7197視頻數模轉換晶片，三片SDRAM均採用64MBits32位的SDRAM存儲晶片。視頻輸入模塊將視頻輸入接口輸入的PAL制，50Hz，720X288，隔行掃描的模擬視頻信號進行同步信號分離，亮度色度信號分離，並將模擬信號轉換為16位YUV4:2:2，50Hz，720X288，隔行掃描的數位訊號，與分離出的場同步信號、行同步信號、27MHz點頻率信號、奇偶場標誌信號一齊送至FPGA；FPGA作為核心處理晶片，通過i2c總線初始化並調整視頻輸入模塊和視頻輸出模塊的具體參數，接收來自視頻輸入模塊的16位YUV4:2:2信號和同步信號，以片外SDRAM組作為場緩存，並以片內RAM組作為行緩存，對輸入的隔行掃描數字視頻信號進行幀頻提升、隔行-逐行變換、解析度放大三種處理，並轉換為24位RGB4:4:4格式，然後與FPGA內部產生的供顯示用的行同步、場同步信號一同送至視頻輸出模塊；視頻輸出模塊接收經格式轉換後的RGB4:4:4數字視頻，進行數模變換後送至視頻輸出接口供VGA顯示器以75Hz，1024*768，逐行掃描格式顯示。
片外SDRAM組作為場(幀)緩存，其讀寫交替操作的合理安排在幀頻提升、隔行-逐行變換和解析度放大中都起著至關重要的作用。FPGA接收來自視頻輸入模塊的16位YUV4:2:2，50Hz的數字視頻信號，按視頻輸入模塊所提供的50Hz行場同步和27MHz點時鐘將其輪流寫入三片片外SDRAM，同時以同步信號控制器產生的75Hz顯示同步和晶振的50MHz點時鐘將所存視頻信號輪流讀出，以供進一步處理，寫入場同步為50Hz，讀出場同步為75Hz，成2∶3比例，因此採用第一場讀兩遍，第二場讀一遍，依此循環的讀出方法，達到2∶3幀頻提升的效果，隔行-逐行轉換過程中採用運動檢測自適應選擇場內還是場間插值的方式，對當前場插值需要前一場和後一場的數據，因此每片SDRAM存連續四場視頻數據，三片輪流，當前片的SDRAM所存第四場與下一片的SDRAM所存第一場相同，依此循環，對於每片SDRAM，先到達的奇場數據存在奇行的低16位，先到達的偶場數據存在偶行的低16位，後到達的奇場數據存在奇行的高16位，後到達的偶場數據存在偶行的高16位，而在運算時將32位數據同時讀出，可為場間插值運算提供很大的方便。
參見圖2，FPGA核心處理晶片內部由同步信號控制器、讀寫狀態控制器、i2c控制器、SDRAM控制器、RAM控制器、片內RAM組、YUV/RGB轉換器組成。同步信號控制器接收視頻輸入模塊的行、場同步信號、27MHz點時鐘和奇偶場標誌信號，以及來自外部晶振的50MHz內部處理基準時鐘信號，進行處理後提供給讀寫狀態控制器；讀寫狀態控制器根據轉換算法的具體要求生成各模塊所需讀寫控制時鐘信號，總體控制FPGA內各模塊的讀寫運行時序；i2c控制器通過i2c總線向視頻輸入模塊和視頻輸出模塊傳送控制指令，使其參數符合系統要求；SDRAM控制器接收來自視頻輸入模塊的50Hz隔行數字視頻數據，同時接收讀寫狀態控制器的讀寫狀態控制指令，根據讀寫狀態分別對三片片外SDRAM進行讀寫操作，實現視頻數據50Hz到75Hz的幀頻提升，並為隔行-逐行轉換和解析度放大提供32位待插值數據；RAM控制器接收SDRAM控制器傳來的32位待插值數據並對其進行插值運算，實現隔行-逐行轉換和解析度放大，將16位已插值數據送至YUV/RGB轉換器；片內RAM組作為隔行-逐行轉換和解析度放大中的行緩存，接受RAM控制器的全權控制；YUV/RGB轉換器將16位已插值數據轉換為24位RGB4:4:4格式送至視頻輸出模塊作進一步處理。
FPGA內的RAM控制器和片內RAM組如圖3所示，RAM控制器包括多路選擇控制器a、多路選擇控制器b、多路選擇控制器c、場內插值器、場間插值和運動檢測器和縱向放大插值器，片內RAM組包括RAM1、RAM2、RAM3、RAM4、RAM5，其中RAM1、RAM2、RAM3、RAM4的為輸入輸出分離控制，容量為16X720Bits的片內RAM，RAM5為輸入輸出分離控制，容量為17X720Bits的片內RAM。插值運算過程主要分為隔行-逐行變換和解析度放大變換兩部分。隔行-逐行變換採用場內插值和場間插值兩路同時進行，再根據場間運動檢測的結果決定採用哪一種插值結果。解析度放大由於橫向放大只需改變讀取數據的點時鐘即可簡單實現，所以只對縱向放大進行插值，每場288行數據經隔行-逐行變換後插值為576行，而輸出需768行，576∶768化簡為3∶4，只需按照比例對576行的數據裡相鄰行進行權值相加的方法插值即可得出768行。RAM控制器內各模塊的具體說明多路選擇控制器a控制RAM1和RAM2進行讀寫輪換(即RAM1在讀時RAM2在寫，RAM2在讀時RAM1在寫，以避免讀寫操作在同一片RAM的同一個地址同時發生而產生的衝突)；多路選擇控制器b控制RAM3和RAM4進行讀寫輪換；多路選擇控制器c根據讀寫時鐘的當前處理的場順序決定將高16位YinH和CinH還是低16位YinL和CinL送出；在場內插值器內，當前處理場的亮度數據Yin與經過一行延時以後的亮度數據Yin』進行場內插值運算，色度則直接採用延時後的色度數據Cin』，插值後，亮度Ys色度Cs送至多路選擇控制器b的數據輸入端待選通；另一方面，場間插值和運動檢測器對輸入的32位數據(包括兩場中位置相同的兩點數據)進行場間插值和運動檢測，所得16位數據Yo、Co和運動檢測結果Flag在RAM5中作緩衝後，Yo』、Co』送至多路選擇控制器b的數據輸入端待選通，Flag』送至多路選擇控制器b的控制輸決定選通結果；隔行-逐行插值後的數據Yso、Cso與插值前的原始數據Yin』、Cin』一同送往縱向放大插值器，根據當前插值行的行序數選擇不同插值權重，插值結果送至YUV/RGB轉換器。
場內插值器的結構如圖4所示，將輸入的前後兩行的亮度求平均(相加除2)，色度直通。場間插值和運動檢測器如圖5所示，亮度和色度的輸出均為兩場位置相同點的對應數據求平均，運動檢測則是取上述兩點的亮度差值的絕對值與判決門限作比較，差值大於門限則判為運動，將1賦給判決結果Flag，反之將0賦給判決結果Flag。縱向放大插值器的結構如圖6所示，對輸入的兩點的亮度和色度作相同處理。輸入值為Yin』，Yso，Cin』，Cso輸出值為Yout，Cout。則分別有 Yout＝Yin』/2+Yso/2，Cout＝Cin』/2+Cso/2； Yout＝Yin』*3/4+Yso*1/4，Cout＝Cin』*3/4+Cso*1/4； Yout＝Yin』*1/4+Yso*3/4，Cout＝Cin』*1/4+Cso*3/4； Yout＝Yin』，Cout＝Cin』； Yout＝Yso，Cout＝Cso 五種權值平均方式，具體採用哪種方式則根據當前插值行的行序選擇。
權利要求
1.一種基於FPGA的視頻格式轉換器，其特徵是由有源晶體振蕩器、電源變換模塊、FPGA、編程接口和本地控制接口、FLASH、片外SDRAM組(3片)、視頻輸入模塊和視頻輸出模塊組成，其相互連接關係為電源變換模塊分別與有源晶體振蕩器、FPGA、FLASH、片外SDRAM組、編程接口、視頻輸入模塊、視頻輸出模塊相連接，FPGA與FLASH相連，通過SDRAM總線分別與片外SDRAM組中三片SDRAM相連，視頻輸入模塊與FPGA相連，視頻輸出模塊與FPGA相連，有源晶體振蕩器與FPGA相連，編程接口和本地控制接口與FPGA相連。
2.根據權利要求1所述的基於FPGA的視頻格式轉換器，其特徵在於所述的FPGA包括同步信號控制器、讀寫狀態控制器、i2c控制器、SDRAM控制器、RAM控制器、片內RAM組、YUV/RGB轉換器。其內部相互連接關係為所述讀寫狀態控制器通過內部控制總線分別與同步信號控制器、SDRAM控制器、RAM控制器、YUV/RGB轉換器、i2c控制器相連；所述RAM控制器通過內部控制總線與讀寫狀態控制器相連，通過內部數據總線分別與SDRAM控制器和YUV/RGB轉換器相連，通過內部數據總線、地址總線及控制總線與片內RAM組相連。
3.根據權利要求1和2所述的基於FPGA的視頻格式轉換器，其特徵在於所述的FPGA內部各模塊對外連接關係為所述同步信號控制器外接視頻輸入模塊和有源晶體振蕩器；所述SDRAM控制器外接視頻輸入模塊，同時通過SDRAM總線分別外接片外SDRAM組中三片SDRAM；所述i2c控制器通過i2c總線外接視頻輸入模塊和視頻輸出模塊；所述YUV/RGB轉換器通過系統數據總線外接視頻輸出模塊。
4.根據權利要求2所述的一種基於FPGA的視頻格式轉換器，其特徵在於所述的RAM控制器包括多路選擇控制器a、多路選擇控制器b、多路選擇控制器c、場內插值器、場間插值和運動檢測器、縱向放大插值器。
5.根據權利要求2所述的基於FPGA的視頻格式轉換器，其特徵在於所述的片內RAM組包括RAM1、RAM2、RAM3、RAM4、RAM5，其中RAM1、RAM2、RAM3、RAM4的特徵為輸入輸出分離控制，容量為16X720Bits的片內RAM，RAM5的特徵為輸入輸出分離控制，容量為17X720Bits的片內RAM。
6.根據權利要求2或4所述的基於FPGA的視頻格式轉換器，其特徵在於所述的RAM控制器的內部相互連接關係為所述場內插值器通過8位數據總線Yin』和8位數據總線Cin』接收來自多路選擇控制器a的數據，通過8位數據總線Ys和8位數據總線Cs將數據傳輸至多路選擇控制器b的數據輸入口，通過8位數據總線Yin接收來自多路選擇控制器c的數據；所述縱向放大插值器通過8位數據總線Yin』和8位數據總線Cin』接收來自多路選擇控制器a的數據，通過8位數據總線Yso和8位數據總線Cso接收來自多路選擇控制器b的數據；所述多路選擇控制器c通過8位數據總線Cin、8位數據總線Yin將數據傳輸至多路選擇控制器a的數據輸入口，通過8位數據總線Yin將數據傳輸至場內插值器的數據輸入口。
7.根據權利要求2或4或5所述的基於FPGA的視頻格式轉換器，其特徵在於所述的RAM控制器的內部各模塊對外連接關係為所述多路選擇控制器a通過內部控制總線與讀寫狀態控制器相連，通過內部RAM數據、地址、控制總線分別與RAM1和RAM2相連；所述多路選擇控制器b通過內部控制總線與讀寫狀態控制器相連，通過內部RAM數據、地址、控制總線分別與RAM3和RAM4相連，通過8位數據總線Yo、8位數據總線Co、1位數據總線Flag接收來自RAM5讀數據口的數據，通過讀地址總線、讀控制總線與RAM5相連接；所述多路選擇控制器c通過內部控制總線與讀寫狀態控制器相連，通過8位數據總線YinH、CinH、YinL、CinL接收來自SDRAM控制器的數據；所述場間插值和運動檢測器通過8位數據總線YinH、CinH、YinL、CinL接收來自SDRAM控制器的數據，通過8位數據總線Yo、8位數據總線Co、1位數據總線Flag將數據送至RAM5的寫數據入口，通過寫地址總線、寫控制總線與RAM5相連接；所述縱向放大插值器通過內部控制總線與讀寫狀態控制器相連，通過16位數據總線與YUV/RGB轉換器相連。
8.根據權利要求7所述的基於FPGA的視頻格式轉換器，其特徵在於所述的場內插值器包括8位輸入Yin、8位輸入Yin』、8位輸入Cin』和8位輸出Ys、8位輸出Cs；Yin與Yin』輸入至一9位加法器，其輸出經過左移1後低8位輸出至Ys；Cin』直接輸出至Cs。
9.根據權利要求7所述的基於FPGA的視頻格式轉換器，其特徵在於所述的場間插值和運動檢測器包括8位輸入YinH、8位輸入CinH、8位輸入YinL、8位輸入CinL和8位輸出Yo、8位輸出Co、1位輸出Flag；CinH與CinL輸入至一9位加法器，其輸出經過左移1位後低8位輸出至Co；YinH與YinL輸入至一9位加法器，其輸出經過左移1位後低8位輸出至Yo；YinH與YinL輸入至一9位有符號減法器，其輸出經過取絕對值再與判決門限比較後結果輸出至Flag。
10.根據權利要求7所述的基於FPGA的視頻格式轉換器，其特徵在於所述的縱向放大插值器包括讀寫狀態控制器輸入Sync、8位輸入Yin』、8位輸入Cin』、8位輸入Yso、8位輸入Cso和8位輸出Yout、8位輸出Cout以及1個多路選擇器M；Yin』與Yso輸入至一9位加法器，其輸出經過左移1位後低8位輸出至多路選擇器M的數據輸入端；Yin』與Yin』右移1位的結果輸入至一10位加法器，再與Yso一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Yso與Yso右移1位的結果輸入至一10位加法器，再與Yin』一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Yin』直接輸出至多路選擇器M的數據輸入端；Yso直接輸出至多路選擇器M的數據輸入端；Cin』與Cso輸入至一9位加法器，其輸出經過左移1位後低8位輸出至多路選擇器M的數據輸入端；Cin』與Cin』右移1位的結果輸入至一10位加法器，再與Cso一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Cso與Cso右移1位的結果輸入至一10位加法器，再與Cin』一同輸入一11位加法器，其輸出經過左移2位後低8位輸出至多路選擇器M的數據輸入端；Cin』直接輸出至多路選擇器M的數據輸入端；Cso直接輸出至多路選擇器M的數據輸入端；多路選擇器M的控制端接收讀寫狀態控制器的輸入Sync，輸出連接到Yout和Cout。
全文摘要
本發明涉及一種基於FPGA的視頻格式轉換器。以FPGA為核心處理晶片，輔以A/D解碼晶片、D/A晶片和片外SDRAM，實現PAL制模擬視頻輸入(50Hz，720*288，隔行掃描)向可供VGA顯示器顯示的輸出信號(75Hz，1024*768，逐行掃描)的格式轉換。該轉換器將幀頻提升、隔行—逐行變換和解析度放大功能集成於一片FPGA內，既實現了視頻格式的實時轉換，同時由於FPGA可編程，可以根據具體需求定製IP核，並可方便的進行系統升級和擴展，用最小的投入實現更多的功能。與現有格式轉換器相比具有很大的靈活性和很高的性價比。
文檔編號H04N5/14GK101098442SQ200710043779
公開日2008年1月2日 申請日期2007年7月13日 優先權日2007年7月13日
發明者郭眾磊, 範天翔, 吳頤玲, 陸亨立, 王卓磊 申請人:上海大學, 上海上大視聽工程研究中心有限責任公司