一種半導體器件及其製備方法與流程

2023-10-18 07:40:59 2

本發明實施例涉及半導體技術領域，尤其涉及一種半導體器件及其製備方法。

背景技術：

氮化物半導體材料，例如氮化鎵(GaN)，具有禁帶寬度大、臨界擊穿電場強度高、電子遷移率高、電子飽和速度高、導熱性能好、抗輻射和化學穩定性好等優點，因此可以應用在高功率和高溫領域。採用氮化物半導體材料製備的氮化物半導體器件具有高反向電壓和低導通電阻，適用於作為高功率半導體器件應用。

常用的氮化物半導體材料為氮化鎵鋁(AlGaN)和氮化鎵(GaN)，AlGaN和GaN異質結之間會發生極化效應，進而產生平面結構的二維電子氣。基於二維電子氣的平面結構，現有的高功率GaN半導體器件主要分為橫向結構器件和垂直向結構器件。

圖1為現有技術中垂直GaN半導體器件的結構示意圖，如圖1所示，垂直GaN半導體器件包括重摻雜N型GaN襯底101、輕摻雜N型GaN漂移層102、P型GaN電流阻擋層103、歐姆接觸層104、GaN溝道層106、AlGaN勢壘層107、源極105、柵極108和漏極109，其中，溝道層106和勢壘層107之間產生二維電子氣。現有技術中在垂直向GaN半導體器件的製備過程中，在歐姆接觸層104、P型GaN電流阻擋層103以及輕摻雜N型GaN漂移層102中形成凹槽結構時，凹槽底部在刻蝕之後會暴露在空氣中，易在界面處生成氧化層，引入界面缺陷，對二維電子氣有陷阱作用，引發電流崩塌效應，造成垂直向GaN半導體器件導通電阻高、動態特性差。

技術實現要素：

有鑑於此，本發明實施例提供一種半導體器件及其製作方法，以解決現有技術中氮化物半導體器件導通電阻高、動態特性差的技術問題。

第一方面，本發明實施例提供了一種半導體器件的製備方法，包括：

提供一襯底，並在所述襯底上依次形成漂移層、電流阻擋層和歐姆接觸層的疊層結構；

在所述歐姆接觸層上形成掩膜層；

刻蝕所述掩膜層形成窗口，所述窗口的底部露出所述歐姆接觸層；

通過所述窗口刻蝕所述歐姆接觸層、所述電流阻擋層和所述漂移層，形成凹槽結構，所述凹槽結構的底部終止於所述漂移層；

在所述凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構，其中，所述掩膜層、所述凹槽、所述溝道層、所述勢壘層與所述鈍化層在同一腔室中形成，且形成過程中不接觸外界空氣。

可選的，所述腔室為金屬有機化合物化學氣相澱積腔室。

可選的，所述在所述歐姆接觸層上形成掩膜層，包括：

採用金屬有機化合物化學氣相澱積的方式在所述歐姆接觸層上沉積掩膜層，且沉積過程中不把所述歐姆接觸層暴露在空氣中。

可選的，所述通過所述窗口刻蝕所述歐姆接觸層、所述電流阻擋層和所述漂移層，形成凹槽結構，包括：

在所述金屬有機化合物化學氣相澱積腔室內通入氣體，刻蝕所述掩膜層形成窗口。

可選的，所述氣體包括氫氣、氯氣和氨氣中的至少一種。

可選的，所述凹槽結構的形狀包括倒梯形、U形和V形中的一種。

可選的，所述在所述凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構之後，還包括：

在所述鈍化層上形成柵極結構；

在所述歐姆接觸層上形成至少一個源極結構，所述源極結構與所述歐姆接觸層形成歐姆接觸；

在所述襯底下方形成漏極結構。

可選的，所述提供一襯底，並在所述襯底上依次形成漂移層、電流阻擋層和歐姆接觸層的疊層結構，包括：

在所述襯底上沉積所述漂移層；

在所述漂移層上沉積所述電流阻擋層；

在所述電流阻擋層上沉積所述歐姆接觸層。

可選的，所述在所述凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構，包括：

在所述凹槽結構內生長所述溝道層；

在所述溝道層上生長所述勢壘層；

在所述勢壘層上生長所述鈍化層。

第二方面，本發明實施例還提供了一種半導體器件，包括：

襯底；

位於所述襯底上方的漂移層、電流阻擋層和歐姆接觸層的疊層結構；

位於所述歐姆接觸層上方的掩膜層，所述掩膜層、所述歐姆接觸層、所述電流阻擋層和所述漂移層中形成有凹槽結構，所述凹槽結構的底部終止於所述漂移層；

位於所述凹槽結構上方的溝道層、勢壘層和鈍化層的疊層結構。

可選的，所述半導體器件還包括：

位於所述鈍化層上方的柵極結構。

位於所述歐姆接觸層上的至少一個源極結構，所述源極結構與所述歐姆接觸層形成歐姆接觸；

位於所述襯底下方的漏極結構。

本發明實施例提供的半導體器件及其製備方法，在襯底材料上依次形成漂移層、電流阻擋層和歐姆接觸層的疊層結構，並在歐姆接觸層上形成掩膜層，通過刻蝕掩膜層形成窗口，窗口的底部露出歐姆接觸層，通過窗口刻蝕歐姆接觸層、電流阻擋層和漂移層，形成凹槽結構，保證凹槽結構的底部終止於漂移層，最後在凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構，其中，掩膜層、凹槽、溝道層、勢壘層與鈍化層在同一腔室中形成，且形成過程中不接觸外界空氣。採用上述技術方案，保證掩膜層、凹槽、溝道層、勢壘層與鈍化層在同一腔室中形成，半導體器件在形成過程中不會暴露在空氣中，避免因晶圓暴露在空氣中而在凹槽結構的底部刻蝕界面處引入氧化層的技術問題，降低半導體器件導通電阻，保證半導體器件動態特性良好，可以解決現有技術中氮化物半導體器件導通電阻高、動態特性差的技術問題。

附圖說明

為了更加清楚地說明本發明示例性實施例的技術方案，下面對描述實施例中所需要用到的附圖做一簡單介紹。顯然，所介紹的附圖只是本發明所要描述的一部分實施例的附圖，而不是全部的附圖，對於本領域普通技術人員，在不付出創造性勞動的前提下，還可以根據這些附圖得到其他的附圖。

圖1為現有技術中垂直GaN半導體器件的結構示意圖；

圖2為本發明實施例提供的一種半導體器件的製備方法的流程示意圖；

圖3為本發明實施例提供的一種在襯底上形成漂移層、電流阻擋層和歐姆接觸層的疊層結構的剖面示意圖；

圖4為本發明實施例提供的一種在歐姆接觸層上形成掩膜層的剖面示意圖；

圖5為本發明實施例提供的一種刻蝕掩膜層形成窗口的剖面示意圖；

圖6為本發明實施例提供的一種通過窗口刻蝕歐姆接觸層、電流阻擋層和漂移層，形成凹槽結構的剖面示意圖；

圖7為本發明實施例提供的一種在凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構的剖面示意圖；

圖8為本發明實施例提供的一種形成柵極結構、源極結構和漏極結構的剖面示意圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，以下將結合本發明實施例中的附圖，通過具體實施方式，完整地描述本發明的技術方案。顯然，所描述的實施例是本發明的一部分實施例，而不是全部的實施例，基於本發明的實施例，本領域普通技術人員在沒有做出創造性勞動的前提下獲得的所有其他實施例，均落入本發明的保護範圍之內。

實施例

圖2為本發明實施例提供的一種半導體器件的製備方法的流程示意圖，本發明實施例提供一種半導體器件的製備方法。請參閱圖2，本發明實施例提供的半導體器件的製備方法可以包括以下步驟：

S210、提供一襯底，並在所述襯底上依次形成漂移層、電流阻擋層和歐姆接觸層的疊層結構。

示例性的，圖3為本發明實施例提供的一種在襯底上形成漂移層、電流阻擋層和歐姆接觸層的疊層結構的剖面示意圖，如圖3所示，在本實施例中可選襯底301是重摻雜的N型GaN半導體層，還可選襯底為其他重摻雜半導體材料，在本發明中不對襯底的材料進行具體限制。可選的，製備過程中，襯底301的溫度可以為700℃-1200℃。

在襯底301上依次形成漂移層302、電流阻擋層303和歐姆接觸層304的疊層結構，可以包括：

在襯底301上沉積漂移層302；

在漂移層302上沉積電流阻擋層303；

在電流阻擋層303上沉積歐姆接觸層304。

具體的，在襯底301上沉積漂移層302，可以是採用有機化學氣相沉積法或者分子束外延沉積漂移層302，漂移層302位於襯底301上，本實施例中可選漂移層302是輕摻雜的N型GaN半導體層，還可選漂移層302為其他輕摻雜半導體材料，在本發明實施例中不對漂移層302的材料和形成工藝進行具體限制。

在漂移層302上沉積電流阻擋層303，可以是採用有機化學氣相沉積法或者分子束外延沉積電流阻擋層303，電流阻擋層303位於漂移層302上，在本實施例中可選電流阻擋層303可以是P型輕摻雜GaN半導體層，或者N型輕摻雜GaN半導體層，具體可通過摻雜Mg並經過高溫快速退火（Rapid Thermal Annealing，RTA)）的方式形成P-GaN電流阻擋層303，還可選通過摻雜其他離子的方式形成電流阻擋303，以及電流阻擋層303可選為其他P型半導體材料，在本發明實施例中不對電流阻擋層303的摻雜離子和材料進行具體限制。

在電流阻擋層303上沉積歐姆接觸層304，可以採用有機化學氣相沉積法或者分子束外延沉積歐姆金屬接觸層304，歐姆接觸層304位於電流阻擋層303上，在本實施例中可選歐姆接觸層304是重摻雜的N型GaN半導體層，還可選歐姆接觸層304為其他重摻雜半導體材料，在本發明實施例中不對歐姆接觸層的材料進行具體限制。歐姆接觸層304的背離電流阻擋層303的一側上具有指定源極區域和指定柵極區域，指定源極區域為後續會形成源極結構的歐姆接觸層304區域，指定柵極區域為後續會形成柵極結構的歐姆接觸層304區域。

S220、在所述歐姆接觸層上形成掩膜層。

示例性的，圖4為本發明實施例提供的一種在歐姆接觸層上形成掩膜層的剖面示意圖，如圖4所示，在歐姆接觸層304上形成掩膜層305，具體可以是在沉積完歐姆接觸層304後，採用金屬有機化合物化學氣相澱積（Metal-organic Chemical Vapor Deposition，MOCVD）的方式在歐姆接觸層304上沉積掩膜層305，具體可以是採用MOCVD的方式原位沉積一層掩膜層305，掩膜層305的材料可以是氮化矽（SiN）。可選的，掩膜層305的形成可以是在MOCVD生長腔室內完成的。

S230、刻蝕所述掩膜層形成窗口，所述窗口的底部露出所述歐姆接觸層。

示例性的，圖5為本發明實施例提供的一種刻蝕掩膜層形成窗口的剖面示意圖，如圖5所示，不把晶圓拿出MOCVD生長腔室，在MOCVD生長腔室內對掩模層305進行刻蝕，在掩膜層305上通過刻蝕形成窗口，窗口的底部露出歐姆接觸層304。

S240、通過所述窗口刻蝕所述歐姆接觸層、所述電流阻擋層和所述漂移層，形成凹槽結構，所述凹槽結構的底部終止於所述漂移層。

示例性的，圖6為本發明實施例提供的一種通過窗口刻蝕歐姆接觸層、電流阻擋層和漂移層，形成凹槽結構的剖面示意圖，如圖6所示，以倒梯形形狀的凹槽結構進行說明。通過所述窗口刻蝕歐姆接觸層304，電子阻擋層303和漂移層302形成凹槽結構306，凹槽結構306的底部終止於漂移層302。在凹槽結構306的刻蝕過程中，在MOCVD生長腔室裡通入氣體，可以採用MOCVD方式，刻蝕歐姆接觸層304、電流阻擋層303和漂移層302，形成凹槽結構306，保證凹槽結構306在刻蝕過程中不接觸外界氣氛，避免外界氣氛對凹槽結構306的腐蝕氧化作用。可選的，所述氣體可以包括氫氣、氯氣和氨氣中的至少一種，所述氣體可以為單一氣體，例如氫氣，也可以為混合氣體，例如氫氣和氯氣的混合氣體。本步驟中，刻蝕歐姆接觸層304，電子阻擋層303和漂移層302形成凹槽結構306時，可採用幹法刻蝕的工藝進行選擇性開口刻蝕以形成凹槽結構306，還可選其他刻蝕法腐蝕的工藝形成凹槽結構306，如採用溼法腐蝕工藝，在本發明中不對形成凹槽的工藝進行具體限制，例如，可以採用反應離子刻蝕（Reactive Ion Etching，RIE）、感應耦合等離子體刻蝕（Induction Coupling Plasma，ICP）或者MOCVD刻蝕方式。可選的，所述凹槽結構306的形狀可以包括倒梯形、U形和V形中的一種，在本發明中凹槽結構306的形狀包括但不限於上述形狀，在本發明中不對凹槽結構306的形狀進行具體限制。

綜上，在半導體器件的製備過程中，凹槽結構的形成過程中不接觸空氣氣氛，本發明實施例提供的半導體器件的製備方法中，不會把晶圓暴露在空氣中，因此不會在凹槽結構的底部刻蝕界面處引入氧化層，進而可以避免因氧化層的存在可能引入的各種器件缺陷，例如電流崩塌效應或者增加漏電，採用上述製備方法，可以降低半導體器件的導通電阻。

S250、在所述凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構，其中，所述掩膜層、所述凹槽、所述溝道層、所述勢壘層與所述鈍化層同一腔室中形成，且形成過程中不接觸外界空氣。

示例性的，圖7為本發明實施例提供的一種在凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構的剖面示意圖，如圖7所示，在完成刻蝕凹槽結構306之後，不把圓片拿出腔室，立即在凹槽結構306內依次形成溝道層307、勢壘層308和鈍化層309的疊層結構，並且掩膜層305、凹槽結構306、溝道層307、勢壘層308與鈍化層309在同一腔室中形成，所述腔室可以為MOCVD腔室，在形成過程中不接觸外界空氣。

在凹槽結構306內依次形成溝道層307、勢壘層308和鈍化層309的疊層結構，可以包括：

在凹槽結構306內生長溝道層307；

在溝道層307上生長勢壘層308；

在勢壘層308上生長鈍化層309。

具體的，在凹槽結構306上原位生成溝道層307，溝道層307的材料可以為GaN或者其他半導體材料，例如InAlN，這裡優選為GaN。在溝道層307上原位生長勢壘層308，勢壘層308的材料可以為AlGaN或其他半導體材料，例如InAlN，這裡優選為AlGaN。進一步的，溝道層307和勢壘層308組成半導體異質結結構，在溝道層307和勢壘層308的界面處形成高濃度二維電子氣。在勢壘層308上原位生長鈍化層309，鈍化層309的材料可以為SiN，還可以為其他材料，這裡對鈍化層的材料選擇不進行限定。

綜上，在完成刻蝕凹槽結構之後，即刻在同一腔室中形成溝道層、勢壘層和鈍化層，各層之間的界面質量較高，缺陷及界面密度小，可以大大降低各層之間的生長界面處點缺陷和位錯密度，減小了界面缺陷對溝道層和勢壘層之間二維電子氣的陷阱作用，減小了電流崩塌效應，降低半導體器件的閾值電壓漂移現象，降低了器件的導通電阻，提升器件動態特性。

本發明實施例提供的半導體器件的製備方法，在凹槽結構306內依次形成溝道層307、勢壘層308和鈍化層309的疊層結構之後，還包括製備柵極結構310、源極結構311和漏極結構312，具體為：

在鈍化層309上形成柵極結構310；

在歐姆接觸層304上形成至少一個源極結構311，源極結構311與歐姆接觸層304形成歐姆接觸；

在襯底301下方形成漏極結構312。

示例性的，圖8為本發明實施例提供的一種形成柵極結構、源極結構、漏極結構的剖面示意圖，如圖8所示，在鈍化層309上的凹槽中形成柵極結構310，在本實施例中可選採用電子束蒸發工藝在凹槽結構306上依次蒸鍍鎳（Ni）、金（Au）和鈦（Ti）等金屬的任何組合以形成柵極結構310，還可選採用其他金屬組合和其他工藝形成柵極結構310，在本發明中不對柵極結構310的材料和工藝進行具體限制。至少一個源極結構311位於歐姆接觸層301表面的指定源極區域，源極結構311和歐姆接觸層304之間形成歐姆接觸。在本實施例中可選採用真空蒸發工藝在溝道層歐姆接觸層304表面的指定源極區域依次蒸渡Ti、鋁（Al）、Ni、Au等金屬的任何組合併進行RTA以形成與歐姆接觸層304歐姆接觸的源極結構311，還可選採用其他金屬組合和其他工藝形成源極結構311，在本發明中不對源極結構311的材料和工藝進行具體限制。漏極結構312位於襯底301的背離漂移層302的一面，在本實施例中可選漏極結構312的材料為合金，且漏極結構312與襯底301之間形成歐姆接觸，在本發明中不對漏極結構312的金屬組合材料和形成工藝進行具體限制。

本發明實施例提供的半導體器件的製備方法，在襯底材料上依次形成漂移層、電流阻擋層和歐姆接觸層，在歐姆接觸層上形成掩膜層，通過刻蝕掩膜層形成窗口，窗口的底部露出歐姆接觸層，通過窗口刻蝕歐姆接觸層、電流阻擋層和漂移層，形成凹槽結構，保證凹槽結構的底部終止於漂移層，最後在凹槽結構內依次形成溝道層、勢壘層和鈍化層的疊層結構，其中，掩膜層、溝道層、勢壘層、鈍化層與歐姆接觸層在同一腔室中形成。採用上述技術方案，保證掩膜層、溝道層、勢壘層、鈍化層與歐姆接觸層在同一腔室中形成，凹槽結構的刻蝕過程中不接觸外界氣氛，半導體器件在形成過程中不會暴露在空氣中，避免因晶圓暴露在空氣中而在凹槽結構的底部刻蝕界面處引入氧化層的技術問題，降低半導體器件導通電阻，並且在完成刻蝕凹槽結構之後，即刻在同一腔室中形成溝道層、勢壘層和鈍化層，各層之間的界面質量較高，缺陷及界面密度小，保證半導體器件動態特性良好，可以解決現有技術中氮化物半導體器件導通電阻高、動態特性差的技術問題。

本發明實施例還提供的一種半導體器件，同樣可以參考圖8，本發明實施例提供的半導體器件可以包括：

襯底301；

位於襯底上方的漂移層302、電流阻擋層303和歐姆接觸層304的疊層結構；

位於歐姆接觸層304上方的掩膜層305，掩膜層305、歐姆接觸層304、電流阻擋層303和漂移層302中形成有凹槽結構306，凹槽結構306的底部終止於漂移層302；

位於凹槽結構306上方的溝道層307、勢壘層308和鈍化層309的疊層結構。

進一步的，所述半導體器件還可以包括：

位於鈍化層309上方的柵極結構310。

位於歐姆接觸層304上的至少一個源極結構311，源極結構311與歐姆接觸層304形成歐姆接觸；

位於襯底301下方的漏極結構312。

可選的，本發明實施例提供的半導體器件可以採用本發明實施例提供的半導體器件的製備方法製備得到，本發明實施例提供的半導體器件導通電阻較低，動態特性良好。

以上雖然通過一些示例性的實施例對本發明的半導體器件結構以及用於製造半導體器件結構的方法進行了詳細的描述，但是以上這些實施例並不是窮舉的，本領域技術人員可以在本發明的精神和範圍內實現各種變化和修改。因此，本發明並不限於這些實施例，本發明的範圍僅以所附權利要求書為準。例如本專利也可以用於其他半導體器件結構中，如Si器件，GaAs器件，SiC器件等，本發明對此沒有任何限制。

注意，上述僅為本發明的較佳實施例及所運用技術原理。本領域技術人員會理解，本發明不限於這裡所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調整和替代而不會脫離本發明的保護範圍。因此，雖然通過以上實施例對本發明進行了較為詳細的說明，但是本發明不僅僅限於以上實施例，在不脫離本發明構思的情況下，還可以包括更多其他等效實施例，而本發明的範圍由所附的權利要求範圍決定。