具有經選擇以最小化信號耦合的位狀態指派的非易失性存儲器裝置和方法

2023-10-22 18:36:42 2

專利名稱：具有經選擇以最小化信號耦合的位狀態指派的非易失性存儲器裝置和方法
技術領域：
本發明涉及非易失性存儲器裝置，且更特定來說，涉及一種非易失性存儲器裝置， 其中以逐行為基礎改變指派給由存儲器單元存儲的多個編程電平的位狀態以最小化信
號親合。
背景技術：
具有快閃記憶體單元陣列的電可擦除可編程非易失性存儲器裝置用於廣泛多種電 裝置中。 一種非常常見類型的可擦除可編程非易失性存儲器裝置是快閃記憶體裝置。快 快閃記憶體儲器裝置使用快閃記憶體單元(也稱為浮動柵極電晶體存儲器單元)，其類似於場 效應電晶體，具有源極區和與源極區間隔開以形成中間溝道區的漏極區。通常由經摻雜 多晶矽製成的浮動柵極放置在溝道區上方，且通過柵極氧化物層與溝道區電隔離。在浮 動柵極上方製造控制柵極，且其也可由經摻雜多晶矽製成。控制柵極通過介電層與浮動 柵極電分離。因此，浮動柵極在其與溝道、控制柵極和快閃記憶體單元的所有其它組件 絕緣的意義上來說是"浮動的"。
通過在浮動柵極上存儲電荷對快閃記憶體單元進行編程。即使在己從快閃記憶體裝 置移除電力之後，電荷隨後也在柵極上保留一不確定的時期。快閃記憶體裝置是非易失 性的正是出於此原因。通過向控制柵極和漏極或源極施加適當電壓而將電荷存儲在浮動 柵極上。舉例來說，可通過將源極接地，同時向控制柵極施加充分大的正電壓以吸引電 子來而將負電荷放置於浮動柵極上，所述電子從溝道區隧道穿過柵極氧化物到達浮動柵 極。施加於控制柵極的電壓(稱為編程電壓)決定了在編程之後駐留在浮動柵極上的電 荷量°
可通過施加具有大於閾值電壓的量值的正控制柵極到源極電壓來讀取快閃記憶體 單元。存儲在快閃記憶體單元上的電荷量決定了為了允許快閃記憶體單元在源極與漏極 之間傳導電流而必須向控制柵極施加的閾值電壓的量值。在將負電荷添加到浮動柵極 時，快閃記憶體單元的閾值電壓增加。在讀取操作期間，將向控制柵極施加讀取電壓， 其足夠大以使得單元在沒有電荷存儲於浮動柵極上的情況下傳導，但又不足夠大而使單 元在電荷存儲於浮動柵極上的情況下傳導。在讀取操作期間，源極耦合到接地，且經由合適的阻抗向漏極施加正電壓，所述漏極用作單元的輸出端子。因此，如果快閃記憶體 單元的浮動柵極帶有電荷，那麼漏極將保持處於正電壓。如果快閃記憶體單元的浮動柵 極不帶電荷，那麼單元將使漏極接地。
在快閃記憶體單元可編程之前，必須通過從浮動柵極移除電荷來將其擦除。可通過 向單元施加具有與用於編程的極性相反的極性的柵極到源極電壓來擦除單元。特定來 說，將控制柵極接地，且向源極施加較大的正電壓以致使電子隧道穿過柵極氧化物且從 浮動柵極耗盡電荷。在另一方法中，向控制柵極施加相對大的負電壓，且向源極區施加 正電壓，例如電源電壓。
典型的快閃記憶體裝置包含含有大量以行和列布置的快閃記憶體單元的存儲器陣 列。兩種常見類型的快閃記憶體陣列結構是"與非(NAND)"和"或非(NOR)"結構， 如此稱謂是由於其中基本快閃記憶體單元配置或每一者布置的邏輯形式。圖l說明具有 常規設計的典型"與非"快閃記憶體陣列10。陣列10由大量快閃記憶體單元組成，所 述快閃記憶體單元共同地由參考標號14指示。快閃記憶體單元14的陣列通常被劃分為 若干區塊，其中每一區塊包含若干行，例如在圖1所示的實例中包含32行。同一行中 的單元14將其控制柵極耦合到共同字選擇線30，其每一者接收相應的字線信號 WL0-WL31。同一列中的單元14將其源極和漏極彼此串聯連接。因此，每一區塊的同 一列中的所有存儲器單元14通常彼此串聯連接。區塊中上部快閃記憶體單元14的漏極 通過第一選擇柵極電晶體24耦合到位線20。每一區塊中的電晶體24的傳導狀態是由源 極柵極SG(D)信號控制。每一位線20輸出相應的位線信號BL1-BLN，其指示存儲在陣 列10的相應列中的數據位。位線20延伸通過多個區塊到達相應的讀出放大器(未圖示)。 區塊中下部快閃記憶體單元14的源極通過第二選擇柵極電晶體28耦合到源極線26。每 一區塊中電晶體28的傳導狀態是由源極柵極SG(S)信號控制。源極線26接收取決於存 儲器單元14正在被編程、讀取還是擦除而具有各種量值的信號SL。
讀取操作是以逐行為基礎執行的。當要對選定區塊執行讀取操作時，將源極線26 耦合到接地，且響應於高SG(D)和SG(S)信號而接通用於所述區塊的選擇柵極電晶體24、 28。而且，將用於每一列的位線20預充電到電源電壓Vcc。最終，向用於選定行的字選 擇線30施加讀取電壓，藉此向所述行中所有快閃記憶體單元14的控制柵極施加讀取電 壓。如上文所闡釋，讀取電壓的量值足以接通不具有帶電荷的浮動柵極的所有快快閃記憶體儲 器單元14，但不足以接通具有帶電荷的浮動柵極的所有單元。向用於所有未選定行的字 選擇線30施加具有較高量值的電壓。此電壓足夠大以在即使快閃記憶體單元14的浮動 柵極正在存儲電荷的情況下也可接通所述快閃記憶體單元14。因此，用於每一列的位線20當選定行的在所述列中的單元14不在存儲電荷的情況下將為低。否則，位線20保持 為高而處於Vcc。每一位線20上的電壓通過相應讀出放大器(未圖示)與參考電壓進行 比較。如果位線20上的電壓小於參考電壓，那麼讀出放大器輸出對應於讀取數據位的 "1" 二進位值的電壓。如果位線20上的電壓大於參考電壓，那麼讀出放大器輸出對應 於讀取數據位的"0" 二進位值的電壓。
當將要擦除選定行的快閃記憶體單元14時，將用於所述選定行的字選擇線30耦合 到接地，且將用於每一列的源極線26耦合到正電壓。高SG(S)信號隨後接通選擇柵極晶 體管28以向快閃記憶體單元14的源極施加正電壓。所述正電壓隨後從所有單元14中 的浮動柵極耗盡電荷，藉此擦除所述選定行中的所有存儲器單元14。 一般通過以逐區塊 為基礎將用於區塊中所有單元14的字選擇線30接地來擦除快閃記憶體單元14。在對單 元14的擦除從其浮動柵極移除電荷的範圍內，擦除單元14有效地將其編程以存儲邏輯 "1"位值。
當將要編程選定行的單元14時，向用於選定行的字選擇線30施加編程電壓，且向 其餘快閃記憶體單元14的控制柵極施加足以接通其餘單元14的電壓。而且，接通第一 列選擇電晶體24，且向相應位線施加對應於將要編程的數據位的電壓。如果位線20的 電壓處於對應於邏輯"0"的接地，那麼電荷將存儲在選定行的在所述列中的快快閃記憶體儲 器單元14的浮動柵極中。否則，位線20上對應於邏輯"1"的電壓防止任何電荷存儲 在浮動柵極上。因此編程是以逐行為基礎而執行的。
可通過在每一快閃記憶體單元14中存儲多個數據位來增加快閃記憶體陣列的存儲 容量。這可通過在每一單元14的浮動柵極上存儲多個電荷電平來完成。這些存儲器裝 置通常稱為多位或多電平快閃記憶體單元，稱為"MLC存儲器單元"。在MLC單元中， 對應於在相應電壓範圍上界定的不同閾值電壓電平的多個二進位數據位存儲在單個單 元內。每一不同閾值電壓電平對應於數據位的相應組合。特定來說，位數目N需要2N 個不同的閾值電壓電平。舉例來說，對於用以存儲2個數據位的快閃記憶體單元，需要 對應於位狀態OO、 01、 10和11的4個不同閾值電壓電平。當讀取存儲器單元的狀態時， 存儲器單元14傳導電流所針對的閾值電壓電平對應於表示編程到單元中的數據的位組 合。存儲在每一快閃記憶體單元14中的兩個或兩個以上位可為同一頁數據中的相鄰位。 然而，更經常地將一個位視為一頁數據中的一位，且將另一位視為相鄰頁數據中的對應 位。指派給相應電荷電平的位狀態對於陣列中所有存儲器單元行來說通常是相同的。指 派給陣列中的快閃記憶體單元的位狀態通常以硬體實施，且因此在快閃記憶體裝置的操 作期間無法改變。多電平快閃記憶體單元是通過如下方式來編程的向控制柵極施加編程電壓，且在 適當的時期中將漏極保持為恆定電壓，以在浮動柵極中存儲足夠的電荷，從而將快快閃記憶體 儲器單元14的閾值電壓移動到所需電平。此閾值電壓電平表示單元的對應於存儲在單 元中的數據位的組合的位狀態。如同對單電平快閃單元的編程，對多電平單元的編程是 以逐行為基礎執行的。
圖2A說明用於常規的每單元一位快閃單元的單元數據圖。如圖2A所示，兩個單 獨的電荷電平或範圍界定於總體快閃單元閾值電壓範圍內。當從此快閃單元進行讀取 時，必須做的是確定閾值電壓是高於還是低於所述兩個電平之間的中點。將一個電平中 的電壓解譯為單個二進位位(0或1)，而將另一電平中的電壓解譯為互補的二進位位(1 或0)。
另一方面，圖2B說明用於能夠存儲兩個位的多電平快閃記憶體單元的單元數據圖。 如圖2B中可見，數據圖在單元的總體最大閾值電壓的範圍內界定四個單獨的電荷範圍 或電平(電平O、 1、 2和3)。每一電平被指派有一兩位對或位組00、 01、 lO或ll。存 儲在每一行中的多個位可用作單個存儲器頁中的相鄰位。或者，存儲在每一行中的多個 位可用作兩個不同存儲器頁中的對應位。舉例來說，可使用存儲在第一列中的數據位X、 Y,使得X是一頁的第一數據位，且Y是相鄰頁的第一數據位。
還存在對電路可在快閃單元的浮動柵極上存儲模擬值所採用的精度的限制，尤其在 必須存儲多個電荷電平的情況下。特定來說，由於過程變化，在整個陣列上的快閃單元 且甚至在單個行上的快閃單元可能不會全都有相同表現。出於這些原因，用於對快閃單 元進行編程或擦除的常規電路通常以算法方式執行這些任務。具體來說，所述電路向單 元的控制柵極施加適當的電壓電平以將浮動柵極充電到特定電平，隨後査詢單元以確定 浮動柵極是否已經充電到所述電平。如果浮動柵極尚未經充分充電，那麼電路再次向單 元的控制柵極施加適當的電壓電平。此過程重複，直到浮動柵極被充電到所需電平為止。
隨著對存儲器容量的要求不斷增加，正以越來越高的密度製造快閃記憶體裝置。因 此，快閃記憶體裝置的組件之間的間距不斷減小。隨著這些組件之間的間距變得較小， 信號較容易在相鄰組件之間耦合。施加於一個組件的信號因此可在相鄰組件中產生虛假 信號。舉例來說，為了對選定列中的存儲器單元進行編程而向選定字線施加的編程電壓 可耦合到同一行的在未選定列中的存儲器單元的浮動柵極。這些編程幹擾效應可增加所 述行中已編程到或正被編程到較低電荷電平的存儲器單元的浮動柵極上所存儲的電荷， 進而導致數據存儲錯誤。類似地，由對選定存儲器單元進行編程引起的浮動柵極的電壓 增加可耦合到相鄰未選定存儲器單元的浮動柵極，進而也不利地影響未選定存儲器單元的浮動柵極上所存儲的電荷。這些浮動柵極到浮動柵極和編程幹擾問題在對多電平快閃 存儲器單元進行編程時最嚴重，且本描述內容主要涉及多電平快閃記憶體單元正是出於
此原因。然而，在對單電平快閃記憶體單元編程時且可能對其它類型的易失性存儲器裝 置編程時也可存在這些類型的浮動柵極到浮動柵極和編程幹擾問題或類似問題。
如上文所提及，快閃記憶體單元是通過如下方式來編程的向控制柵極施加編程電 壓，且在適當的時期中將漏極保持為恆定電壓，以在浮動柵極中存儲足夠的電荷，從而 將快閃記憶體單元的閾值電壓移動到所需電平。因此以較高的電荷電平對快閃記憶體單 元進行編程需要通過相應字線向單元的控制柵極施加高編程電壓。從相鄰字線耦合到一 字線或從相鄰存儲器單元的浮動柵極耦合到一存儲器單元的浮動柵極的虛假信號的量 值隨著編程電壓增加而增加。因此，較高的編程電壓傾向於引入較高程度的浮動柵極到 浮動柵極耦合和編程幹擾效應。遺憾的是，由於存儲器裝置的特性、多電平存儲器單元 中每一單元可編程到的電荷電平的數目、以及單元將被編程到的位組，必須向快快閃記憶體儲
器單元的控制柵極施加的編程電壓的量值是固定的。當然，用於對單元進行編程的位組 是由將存儲在存儲器裝置中的數據的值確定。
因此需要一種非易失性存儲器裝置和方法，其減少虛假信號對裝置組件的耦合(例 如浮動柵極到浮動柵極耦合)和編程幹擾效應。


圖l是展示常規的"與非"快閃記憶體單元陣列的示意圖。
圖2A和2B是說明其中圖l所示的快閃單元經編程以存儲一個或一個以上數據位的 方式的示意圖。
圖3是展示根據本發明一個實例的快閃記憶體裝置的方框圖。
圖4A是說明可如何對圖3的存儲器裝置中的每一快閃記憶體單元進行編程的一個 實例的示意圖。
圖4B是說明可如何重新指派圖4A的實例中所使用的位狀態指派以減少浮動柵極到 浮動柵極耦合和編程幹擾效應的一個實例的示意圖。
圖5是展示用於向圖3的存儲器裝置中的快閃記憶體單元重新指派位狀態以最小化 較高編程電壓的使用的程序的一個實例的流程圖。
圖6是展示可如何使用圖5所示的程序重新指派指派給快閃記憶體單元的位狀態的 簡化實例。
圖7是包含圖3的快閃記憶體裝置或根據本發明某另一實例的快閃記憶體裝置的基於處理器的系統的簡化方框圖。
具體實施例方式
圖3展示根據本發明一個實例的快閃記憶體裝置100。快閃記憶體裝置100包含以 行和列的庫布置的快閃記憶體單元陣列130。陣列130中的快閃記憶體單元將其控制柵 極耦合到字選擇線，將漏極區耦合到局部位線，且將源極區選擇性地耦合到接地電位， 如圖1所示。
與常規的動態隨機存取存儲器("DRAM")裝置和靜態隨機存取存儲器("SRAM") 裝置不同，命令、地址和寫入數據信號不是通過相應的命令、地址和數據總線而施加到 快閃記憶體裝置100。而是，大多數命令信號、地址信號和寫入數據信號是作為通過輸 入/輸出("I/O")總線134傳輸的循序I/0信號組而施加到存儲器裝置100。類似地，讀 取數據信號是通過I/O總線134從快閃記憶體裝置100輸出。I/O總線連接到I/O控制單 元140，所述I/0控制單元140在I/O總線134與內部數據總線142、地址寄存器144、 命令寄存器146和狀態寄存器148之間路由信號。
快閃記憶體裝置100還包含接收若干控制信號的控制邏輯單元150，所述控制信號 包含低有效晶片啟用信號CE弁、命令鎖存啟用信號CLE、地址鎖存啟用信號ALE、低有 效寫入啟用信號WE弁、低有效讀取啟用信號RE弁以及低有效寫入保護WP弁信號。當芯 片啟用信號CE弁是有效低時，可在存儲器裝置100與存儲器存取裝置(未圖示)之間傳 遞命令、地址和數據信號。當命令鎖存啟用信號CLE是有效高且ALE信號為低時，控 制邏輯單元150致使I/O控制單元140響應於WE井信號的上升沿而將通過I/O總線134 接收到的信號路由到命令寄存器146。類似地，當地址鎖存啟用信號ALE為有效髙且 CLE信號為低時，I/O控制單元140響應於WE並信號的上升沿而將通過I/O總線134接 收的信號路由到地址寄存器146。寫入啟用信號WE井還用於將來自存儲器存取裝置(未 圖示)的寫入數據信號選通到存儲器裝置100,且讀取啟用信號REtt用於將來自存儲器 裝置100的讀取數據信號選通到存儲器存取裝置(未圖示)。當CLE和ALE信號兩者均 為低時，I/O控制單元140在I/O總線134與內部數據總線142之間傳遞寫入數據信號 和讀取數據信號。最終，低有效寫入保護信號WP祁方止存儲器裝置100無意中執行編程 或擦除功能。控制邏輯單元150還耦合到內部數據總線142以從I/0控制單元接收寫入 數據，其原因將在下文中解釋。
可響應於讀取狀態命令而讀取狀態寄存器148。在讀取狀態命令之後，所有後續讀 取命令將導致從狀態寄存器148讀取狀態數據，直到接收到後續讀取狀態命令為止。從狀態寄存器148讀取的狀態數據提供關於存儲器裝置100的操作的信息，例如編程和擦 除操作是否在沒有錯誤的情況下完成。
地址寄存器146存儲施加於存儲器裝置100的行和列地址信號。地址寄存器146隨 後將行地址信號輸出到行解碼器160且將列地址信號輸出到列解碼器164。行解碼器160 斷言對應於經解碼行地址信號的字選擇線30 (圖1)。類似地，列解碼器164使得能夠 將寫入數據信號施加於用於對應於列地址信號的列的位線，且允許從用於對應於列地址 信號的列的位線耦合讀取數據信號。
響應於由控制邏輯單元150解碼的存儲器命令，陣列130中的快閃記憶體單元被擦 除、編程或讀取。存儲器陣列130是以逐行或逐頁為基礎編程的。在行地址信號已被加 載到地址寄存器146中之後，I/O控制單元140將寫入數據信號路由到高速緩衝存儲器 寄存器170。寫入數據信號以連續的組存儲在高速緩衝存儲器寄存器170中，每一所述 組具有對應於I/O總線134的寬度的大小。高速緩衝存儲器寄存器170循序地存儲用於 陣列130中的一整行或整頁快閃記憶體單元的寫入數據信號組。所有存儲的寫入數據信 號隨後用於對陣列130中通過存儲在地址寄存器146中的行地址選擇的一行或一頁存儲 器單元進行編程。以類似的方式，在讀取操作期間，來自通過存儲在地址寄存器146中 的行地址選擇的一行或一頁存儲器單元的數據信號存儲在數據寄存器180中。隨後從數 據寄存器180經由I/O控制單元140將大小對應於I/O總線134的寬度的數據信號的組 循序地傳遞到I/O總線134。儘管陣列130通常是以逐行或逐頁為基礎進行讀取，但可 通過指定對應的列地址來讀取一選定行或頁的選定部分。
快閃記憶體裝置130還包含NMOS電晶體190，所述NMOS電晶體190的柵極經 耦合以接收來自控制邏輯單元150的信號。當存儲器裝置IOO正忙於處理編程、擦除或 讀取命令時，控制邏輯單元150輸出高信號以致使電晶體190輸出低有效讀取/忙信號 R/B#。在其它時間，電晶體190斷開以向存儲器存取裝置指示裝置IOO能夠接受並處理 存儲器命令。
'在典型的MLC單元14中，單元14的經擦除狀態被指派為ll狀態，最低電荷電平 被指派為01狀態，下一電荷電平被指派為IO狀態，且最高電荷電平被指派為OO狀態， 如圖2B所示。同樣如上文所闡釋，存儲在每一快閃記憶體單元14中的所述兩個或兩個 以上位通常是作為相鄰頁數據中的對應位來處理的。具體來說，在存儲於快閃記憶體單 元14中的位XY中，位Y是下頁數據中的位，且位X是上頁數據中的對應位。可編程 每一單元的方式說明於圖4A中，其中沿水平軸繪製單元14的浮動柵極上的電荷電平。 在編程期間，用於整個下部頁的位Y存儲在高速緩衝存儲器寄存器170中，且這些位接著用於對相應單元14編程，如圖4A的上部中所示。如果用於下部頁的位Y為1，那麼 單元14保持在其經擦除狀態。如果用於下部頁的位Y為0，那麼單元14被編程到由 XO標示識別的電荷電平。在一行中的單元14被編程有下頁數據時，上部頁的數據位X 被被加載到高速緩衝存儲器寄存器170中。這些上部頁數據位X接著用於對所述行中先 前編程有下部頁數據位Y的快閃記憶體單元14進行編程。具體來說，如果上部頁數據 位X是1且下部頁數據位Y是1，那麼單元14保持在其擦除狀態。否則，將小量的電 荷添加到單元14的浮動柵極，使得其電荷電平由標示Ol指示。如果下部頁位是O，使 得電荷增加到由XO表示的電平，那麼當單元14被編程有上部頁位時必須添加電荷。具 體來說，如果上部頁位是l，那麼添加第一量的電荷以達到由IO指示的電荷電平。如果 上部頁位是O，那麼添加較大量的電荷以達到由00指示的電荷電平。或者，當單元14 編程有下部頁位O時，單元14可已編程到由IO表示的電荷電平。在此情況下，上部頁 位1將允許電荷電平保持相同。然而，如果上部頁位是O，那麼仍將必須向單元14的浮 動柵極添加電荷以使得其電荷電平由標示00指示。
如上文所提及，將快閃記憶體單元編程到增加的電荷電平需要具有增加量值的編程 電壓。因此，對單元14進行編程所需的編程電壓以增量方式從位狀態01增加到位狀態 IO增加到位狀態OO。因此，將快閃記憶體單元14編程到位狀態00與將單元編程到位 狀態IO或OI相比更可能引誘浮動柵極到浮動柵極耦合和編程幹擾效應。此外，主要編 程到位狀態00的一行存儲器單元與其中較少單元被編程到位狀態00或甚至位狀態10 的一行存儲器單元相比更可能引誘浮動柵極到浮動柵極耦合和編程幹擾效應。
圖2B中所示的所述組位狀態指派並非可在多電平快閃記憶體裝置中使用的唯一組 的位狀態指派。事實上，存在可使用的總共24個不同組的位狀態指派。舉例來說，擦 除狀態可被指派有位狀態Ol，且可分別將增加的電荷電平指派給位狀態OO、 lO和ll。 然而，無論如何指派位狀態，仍將存在指派給最大電荷電平的一個位組。使用指派給此 最高電荷電平的狀態對存儲器單元編程仍將傾向於在相鄰的字線和存儲器單元浮動柵 極中引誘虛假信號。
根據本發明的一個實例，控制邏輯單元150 (圖3)經配置以使用圖5所示的程序 來最小化浮動柵極到浮動柵極耦合和編程幹擾效應。在200處進入程序。當控制邏輯單 元150正在對一行存儲器單元編程時，控制邏輯單元150接收來自內部數據總線142的 寫入數據，且在步驟204處評估將存儲在所述行中的數據以確定將被編程到每一位狀態 的單元的數目。內部數據總線142耦合到控制邏輯單元150正是出於此原因。控制邏輯 隨後在步驟208處基於此評估選擇一組位狀態指派。具體來說，控制邏輯單元150將擦除電荷電平指派給最大數目的單元14將被編程到的位狀態，將最低電荷電平指派給第 二大數目的單元14將被編程到的位狀態，將下一電荷電平指派給第三大數目的單元14 將被編程到的位狀態，且將最高電荷電平指派給最小數目的單元14將編程到的位狀態。 所使用的所述組位狀態因此是以逐行為基礎選擇的。針對每一行以此方式對快閃記憶體 單元14編程因此使較高量值的編程電壓將被施加於對應字線的次數最小化。因此，使 得對一行存儲器單元的編程將引誘浮動柵極到浮動柵極耦合和編程幹擾效應的可能性 最小化。
在控制邏輯單元150在步驟208處已選擇用於所述行的最佳位狀態之後，其在步驟 210處使用對應於選定組的位狀態指派的位狀態對所述行中的存儲器單元進行編程。通 過使用其中每一單元中存儲兩個位的實例，24組位狀態指派中的一組將要求保留每一行 中的3個存儲器單元以用於存儲選定組位狀態指派的指示。過程隨後在步驟214處退出。 當然，可由其它構件存儲指派給每一行的所述組位狀態的指示，例如通過包含位狀態指 派寄存器(未圖示)或用於存儲此信息的其它構件。而且，在使用有限數目的位狀態指 派的情況下，可將旗標位指派給位狀態指派，且旗標位經編程以指示用於每一行的位狀 態指派。
儘管可以與被編程到每一電荷電平的單元的數目相反的次序來選擇一行中的存儲 器單元被編程到的所有位狀態的電荷電平，但也可簡單地重新指派有限數目的位狀態。 舉例來說，如果一行中的最大數目的單元將被編程到位狀態OO，那麼可使用圖4B所示 的位狀態指派。在此位狀態指派中，僅指派給兩個最高電荷電平的位狀態已被重新指派。 具體來說，最大數目的單元被編程到的位狀態00被從最高電荷電平重新指派給第二高 電荷電平。位狀態IO隨後被重新指派給最高電荷電平，同樣如圖4B所示。
圖6中說明可如何指派一組位狀態的簡單實例，其中每一行含有三個快閃記憶體單 元。在此實例中，圖2B中所示的將用於對每一行中的存儲器單元進行編程的原始位狀 態連同根據本發明一個實例的將用於對每一行中的存儲器單元進行編程的新位狀態一 起展示。如圖6所示，將使用對應於最高電荷電平的位狀態對頁(即，行)l中的全部 三個存儲器單元進行編程。控制邏輯單元150因此將此位狀態重新指派給第二電荷電平， 但當然其可改為將此位狀態重新指派給最低電荷電平或甚至擦除狀態。在頁2中，將使
用對應於最高電荷電平的位狀態對所述快閃記憶體單元中的兩者進行編程，且將使用對 應於第二電荷電平的位狀態對所述快閃記憶體單元中的一者進行編程。控制邏輯單元 150將指派給最高電荷電平的位狀態重新指派給擦除狀態，且使指派給第二電荷電平的 位狀態保持不變。最終，在頁3中，將使用對應於擦除狀態的位狀態對所述快閃記憶體單元中的一者進行編程，將使用對應於最高電荷電平的位狀態對所述快閃記憶體單元中 的一者進行編程，且將使用對應於第二電荷電平的位狀態對所述快閃記憶體單元中的一 者進行編程。控制邏輯單元150使指派給擦除狀態的位狀態保持不變，將指派給最高電 荷電平的位狀態重新指派給最低電荷電平，且將指派給最高電荷電平的位狀態重新指派 給最低電荷電平。
圖7是包含具有易失性存儲器510的處理器電路502的基於處理器的系統500的方 框圖。處理器電路502通過地址、數據和控制總線耦合到易失性存儲器510以保證將數 據寫入到易失性存儲器510和從易失性存儲器510讀取數據。處理器電路502包含用於 執行各種處理功能的電路，例如執行特定軟體以執行特定計算或任務。基於處理器的系 統500還包含一個或一個以上輸入裝置504，其耦合到處理器電路502以允許操作者與 基於處理器的系統500介接。輸入裝置504的實例包含小鍵盤、觸控螢幕以及滾輪。基於 處理器的系統500還包含一個或一個以上輸出裝置506，其耦合到處理器電路502以向 操作者提供輸出信息。在一個實例中，輸出裝置506是向操作者提供視覺信息的視覺顯 示器。數據存儲裝置508也耦合到處理器電路502以存儲即使在未給基於處理器的系統 500或未給數據存儲裝置508供電時將要保持的數據。快閃記憶體裝置IOO或根據本發 明某其它實例的快閃記憶體裝置可用於數據存儲裝置508。
儘管已參考所揭示的實施例描述了本發明，但所屬領域的技術人員將認識到，在不 脫離本發明的精神和範圍的情況下可做出形式和細節上的改變。此些修改是所屬領域的 一般技術人員眾所周知的。舉例來說，儘管相對於多電平快閃記憶體裝置來描述實例， 但其也可應甩於單電平快閃記憶體裝置且可能應用於某些其它非易失性存儲器裝置。因 此，本發明僅受到所附權利要求書的限制。
權利要求
1. 一種對非易失性存儲器裝置進行編程的方法，所述非易失性存儲器裝置具有以行和列布置的非易失性存儲器單元陣列，所述方法包括評估將被寫入到一行的多個所述非易失性存儲器單元的寫入數據以確定將被編程到對應於所述寫入數據的多個位狀態中每一者的單元的數目；基於所述評估選擇多組位狀態指派中的一組，所述選定組位狀態指派中的所述位狀態中的每一者對應於相應的編程電平；以及使用所述選定組位狀態指派對所述多個非易失性存儲器單元進行編程。
2. 根據權利要求1所述的方法，其中一行中的所述多個所述非易失性存儲器單元包括 所述行中的所有所述非易失性存儲器單元。
3. 根據權利要求1所述的方法，其中所述基於所述評估選擇多組位狀態指派中的一組 的動作包括選擇一位狀態指派，其中指派給所述選定組中每一位狀態的所述編程 電平與所述行中使用所述位狀態編程的非易失性存儲器單元的所述數目成反比例。
4. 根據權利要求1所述的方法，其中所述基於所述評估選擇多組位狀態指派中的一組的動作包括獨立於為相鄰行選擇的所述組位狀態指派而為每一行選擇多組位狀態指派中的一組。
5. 根據權利要求1所述的方法，其中所述若干組位狀態指派中的每一組包括四個位狀態，所述四個位狀態對應於由非易失性存儲器單元存儲的四個相應的編程電平。
6. 根據權利要求1所述的方法，其進一步包括存儲為所述若干行非易失性存儲器單 元中的每一行選擇的所述組位狀態指派的指示。
7. 根據權利要求6所述的方法，其中所述存儲為所述若干行非易失性存儲器單元中的每一行選擇的所述組位狀態指派的指示的動作包括使用為每一行選擇的所述組位 狀態指派的指示對所述行中的多個非易失性存儲器單元進行編程。
8. 根據權利要求l所述的方法，其中所述非易失性存儲器裝置包括快閃記憶體裝置，所述快閃記憶體裝置具有以行和列布置的快閃記憶體單元陣列。
9. 根據權利要求8所述的方法，其中所述快閃記憶體裝置包括多電平快閃記憶體裝 置，其中所述陣列中的每一快閃記憶體單元可被編程到對應於存儲在所述單元中的 相應位狀態的兩個以上不同電荷電平。
10. —種在非易失性存儲器裝置中對每一行中的存儲器單元進行編程的方法，在所述非 易失性存儲器裝置中，使用對應於由所述非易失性存儲器單元存儲的相應編程電平的位狀態來編程每一行中的所述非易失性存儲器單元，所述方法包括使用一組位狀 態指派對每一行中的所述存儲器單元進行編程，其導致使用較低編程電平對較大數目的單元進行編程且使用較高編程電平對較小數目的單元進行編程。
11. 根據權利要求IO所述的方法，其進一步包括存儲用於對所述若干行中每一行中 的所述非易失性存儲器單元進行編程的所述組位狀態指派的指示。
12. 根據權利要求11所述的方法，其中所述存儲用於對所述若干行中每一行中的所述 非易失性存儲器單元進行編程的所述組位狀態指派的指示的動作包括使用為每一 行選擇的所述組位狀態指派的指示對所述行中的多個非易失性存儲器單元進行編 程。
13. 根據權利要求IO所述的方法，其中指派給用於對每一行中的所述存儲器單元進行 編程的所述位.狀態指派中的每一位狀態的所述編程電平與所述行中使用所述位狀 態指派中的所述位狀態的每一者編程的非易失性存儲器單元的所述數目成反比例。
14. 根據權利要求IO所述的方法，其中獨立於對其它行中的所述非易失性存儲器單元 的編程而使用一組位狀態指派對每一行中的所述非易失性存儲器單元進行編程。
15. 根據權利要求IO所述的方法，其中所述若干組位狀態指派中的每一組包括四個位 狀態，所述四個位狀態對應於由非易失性存儲器單元存儲的四個相應的編程電平。
16. 根據權利要求IO所述的方法，其中所述非易失性存儲器裝置包括快閃記憶體裝置， 所述快閃記憶體裝置具有以行和列布置的快閃記憶體單元陣列。
17. 根據權利要求16所述的方法，其中所述快閃記憶體裝置包括多電平快閃記憶體裝 置，其中所述陣列中的每一快閃記憶體單元可被編程到對應於存儲在所述單元中的 相應位狀態的兩個以上不同電荷電平。
18. —種非易失性存儲器裝置，其包括信號總線；總線接口，其可操作以從所述信號總線接收指示存儲器命令和存儲器地址的信 號，所述總線接口進一步可操作以從所述信號總線接收對應於寫入數據的信號且向 所述信號總線輸出指示讀取數據的信號；以行和列布置的非易失性存儲器單元陣列，所述陣列中的所述非易失性存儲器單 元可被編程到對應於不同的相應位狀態的至少兩個編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲器單元陣列，所述控 制邏輯可操作以在所述陣列中對應於一存儲器地址的位置處在所述陣列中實行對 應於一存儲器命令的操作，所述控制邏輯單元進一步可操作以評估將被寫入到一行的多個所述非易失性存儲器單元的寫入數據，以確定將被 編程到對應於所述寫入數據的多個位狀態中每一者的單元的數目；基於所述評估選擇多組位狀態指派中的一組，所述選定組位狀態指派中的所述 位狀態中的每一者對應於由非易失性存儲器單元存儲的相應編程電平；以及使用所述選定組位狀態指派對所述多個非易失性存儲器單元進行編程。
19. 根據權利要求18所述的非易失性存儲器裝置，其中所述控制邏輯單元可操作以選 擇多組位狀態指派中的一組，以使得指派給所述選定組中每一位狀態的所述編程電 平與所述行中使用所述位狀態編程的非易失性存儲器單元的所述數目成反比例。
20. 根據權利要求18所述的非易失性存儲器裝置，其中所述控制邏輯單元可操作以獨 立於為相鄰行選擇的所述組位狀態指派而為每一行選擇多組位狀態指派中的一組。
21. 根據權利要求18所述的非易失性存儲器裝置，其中所述若干組位狀態指派中的每 一組包括四個位狀態，所述四個位狀態對應於可由非易失性存儲器單元存儲的四個 相應的編程電平。
22. 根據權利要求18所述的非易失性存儲器裝置，其中所述控制邏輯單元進一步可操 作以存儲為所述若干行非易失性存儲器單元中的每一行選擇的所述組位狀態指派 的指示。
23. 根據權利要求22所述的非易失性存儲器裝置，其中所述控制邏輯單元進一步可操作以使用為每一行選擇的所述組位狀態指派的所述指示對所述行中的多個非易失 性存儲器單元進行編程。
24. 根據權利要求18所述的非易失性存儲器裝置，其中所述陣列的所述若干行中每一 行中的所述非易失性存儲器單元的每一者存儲相應的上頁數據和下頁數據的對應 位。
25. 根據權利要求18所述的非易失性存儲器裝置，其中所述非易失性存儲器裝置包括 快閃記憶體裝置，所述快閃記憶體裝置具有以行和列布置的快閃記憶體單元陣列。
26. 根據權利要求18所述的非易失性存儲器裝置，其中所述快閃記憶體裝置包括多電 平快閃記憶體裝置，其中所述陣列中的每一快閃記憶體單元可被編程到對應於存儲 在所述單元中的相應位狀態的兩個以上不同電荷電平。
27. —種非易失性存儲器裝置，其包括信號總線；總線接口，其可操作以從所述信號總線接收指示存儲器命令和存儲器地址的信 號，所述總線接口進一步可操作以從所述信號總線接收對應於寫入數據的信號且向所述信號總線輸出指示讀取數據的信號；以行和列布置的非易失性存儲器單元陣列，所述陣列中的所述非易失性存儲器單 元可被編程到對應於不同的相應位狀態的至少兩個編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲器單元陣列，所述控 制邏輯可操作以在所述陣列中對應於一存儲器地址的位置處在所述陣列中實行對 應於一存儲器命令的操作，所述控制邏輯單元進一步可操作以使用一組位狀態指派 對每一行中的所述存儲器單元進行編程，其導致使用較低編程電平對較大數目的單 元進行編程且使用較高編程電平對較小數目的單元進行編程。
28. 根據權利要求27所述的非易失性存儲器裝置，其中所述控制邏輯單元進一步可操 作以存儲為所述若干行非易失性存儲器單元中的每一行選擇的所述組位狀態指派 的指示。
29. 根據權利要求28所述的非易失性存儲器裝置，其中所述控制邏輯單元進一步可操 作以使用為每一行選擇的所述組位狀態指派的所述指示對所述行中的多個非易失 性存儲器單元進行編程。
30. 根據權利要求27所述的非易失性存儲器裝置，其中所述控制邏輯單元可操作以使 用具有相應量值的編程電平對每一行中的所述存儲器單元進行編程，所述編程電平 與所述行中使用一相應組位狀態指派中的所述位狀態的每一者編程的非易失性存 儲器單元的數目成反比例。
31. 根據權利要求27所述的非易失性存儲器裝置，其中所述控制邏輯單元可操作以獨 立於用於對其它行中的所述非易失性存儲器單元進行編程的所述組位狀態指派而 使用一相應組位狀態指派對每一行中的所述非易失性存儲器單元進行編程。
32. 根據權利要求27所述的非易失性存儲器裝置，其中用於對每一行中的所述存儲器 單元進行編程的所述組位狀態指派包括四個位狀態，所述四個位狀態對應於可由非 易失性存儲器單元存儲的四個相應的編程電平。
33. 根據權利要求27所述的非易失性存儲器裝置，其中所述非易失性存儲器裝置包括 快閃記憶體裝置，所述快閃記憶體裝置具有以行和列布置的快閃記憶體單元陣列。
34. 根據權利要求33所述的非易失性存儲器裝置，其中所述快閃記憶體裝置包括多電 平快閃記憶體裝置，其中所述陣列中的每一快閃記憶體單元可被編程到對應於存儲 在所述單元中的相應位狀態的兩個以上不同電荷電平。
35. —種基於處理器的系統，其包括處理器，其可操作以處理數據並提供存儲器命令和地址；輸入裝置，其耦合到所述處理器； 輸出裝置，其耦合到所述處理器；以及 非易失性存儲器裝置，其包括 信號總線，其耦合到所述處理器；總線接口，其可操作以通過所述信號總線從所述處理器接收指示存儲器命令和 存儲器地址的信號，所述總線接口進一步可操作以通過所述信號總線從所述處理 器接收對應於寫入數據的信號且通過所述信號總線向所述處理器輸出指示讀取 數據的信號；以行和列布置的非易失性存儲器單元陣列，所述陣列中的所述非易失性存儲器 單元可被編程到對應於不同的相應位狀態的至少兩個編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲器單元陣列，所述控制邏輯可操作以在所述陣列中對應於一存儲器地址的位置處在所述陣列中實 行對應於一存儲器命令的操作，所述控制邏輯單元進一步可操作以評估將被寫入到一行的多個所述非易失性存儲器單元的寫入數據，以確定將被 編程到對應於所述寫入數據的多個位狀態中每一者的單元的數目；基於所述評估選擇多組位狀態指派中的一組，所述選定組位狀態指派中的所述 位狀態中的每一者對應於可由非易失性存儲器單元存儲的相應編程電平；以及使用所述選定組位狀態指派對所述多個非易失性存儲器單元進行編程。
36. 根據權利要求35所述的基於處理器的系統，其中所述控制邏輯單元可操作以選擇 多組位狀態指派中的一組，以使得指派給所述選定組中每一位狀態的所述編程電平 與所述行中使用所述位狀態編程的非易失性存儲器單元的所述數目成反比例。
37. 根據權利要求35所述的基於處理器的系統，其中所述控制邏輯單元可操作以獨立 於為相鄰行選擇的所述組位狀態指派而為每一行選擇多組位狀態指派中的一組。
38. 根據權利要求35所述的基於處理器的系統，其中所述若干組位狀態指派中的每一 組包括四個位狀態，所述四個位狀態對應於可由非易失性存儲器單元存儲的四個編 程電平。
39. 根據權利要求35所述的基於處理器的系統，其中所述控制邏輯單元進一步可操作 以存儲為所述若干行非易失性存儲器單元中的每一行選擇的所述組位狀態指派的 指示。
40. 根據權利要求39所述的基於處理器的系統，其中所述控制邏輯單元進一步可操作 以使用為每一行選擇的所述組位狀態指派的所述指示對所述行中的多個非易失性存儲器單元進行編程。
41. 根據權利要求35所述的基於處理器的系統，其中所述陣列的所述若干行中每一行 中的所述非易失性存儲器單元的每一者存儲相應的上頁數據和下頁數據的對應位。
42. 根據權利要求35所述的基於處理器的系統，其中所述非易失性存儲器裝置包括快 快閃記憶體儲器裝置，所述快閃記憶體裝置具有以行和列布置的快閃記憶體單元陣列。
43. 根據權利要求42所述的基於處理器的系統，其中所述快閃記憶體裝置包括多電平 快閃記憶體裝置，其中所述陣列中的每一快閃記憶體單元可被編程到對應於存儲在 所述單元中的相應位狀態的兩個以上不同電荷電平。
44. 一種基於處理器的系統，其包括處理器，其可操作以處理數據並提供存儲器命令和地址； 輸入裝置，其耦合到所述處理器； 輸出裝置，其耦合到所述處理器；以及 非易失性存儲器裝置，其包括 信號總線，其耦合到所述處理器；總線接口，其可操作以通過所述信號總線從所述處理器接收指示存儲器命令和 存儲器地址的信號，所述總線接口進一步可操作以通過所述信號總線從所述處理 器接收對應於寫入數據的信號且通過所述信號總線向所述處理器輸出指示讀取 數據的信號；以行和列布置的非易失性存儲器單元陣列，所述陣列中的所述非易失性存儲器 單元可被編程到對應於不同的相應位狀態的至少兩個編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲器單元陣列，所述 控制邏輯可操作以在所述陣列中對應於一存儲器地址的位置處在所述陣列中實 行對應於一存儲器命令的操作，所述控制邏輯單元進一步可操作以使用一組位狀 態指派對每一行中的所述存儲器單元進行編程，其導致使用較低編程電平對較大 數目的單元進行編程且使用較高編程電平對較小數目的單元進行編程。
45. 根據權利要求44所述的基於處理器的系統，其中所述控制邏輯單元進一步可操作 以存儲為所述若干行非易失性存儲器單元中的每一行選擇的所述組位狀態指派的 指示。
46. 根據權利要求44所述的基於處理器的系統，其中所述控制邏輯單元進一步可操作 以使用為每一行選擇的所述組位狀態指派的所述指示對所述行中的多個非易失性 存儲器單元進行編程。
47. 根據權利要求44所述的基於處理器的系統，其中所述控制邏輯單元可操作以使用 具有相應量值的編程電平對每一行中的所述存儲器單元進行編程，所述編程電平與 所述行中使用一相應組位狀態指派中的所述位狀態的每一者編程的非易失性存儲 器單元的所述數目成反比例。
48. 根據權利要求44所述的基於處理器的系統，其中所述控制邏輯單元可操作以獨立 於用於對其它行中的所述非易失性存儲器單元進行編程的所述組位狀態指派而使 用一相應組位狀態指派對每一行中的所述非易失性存儲器單元進行編程。
49. 根據權利要求44所述的基於處理器的系統，其中用於對每一行中的所述存儲器單 元進行編程的所述組位狀態指派包括四個位狀態，所述四個位狀態對應於可由非易 失性存儲器單元存儲的四個相應的編程電平。
50. 根據權利要求44所述的基於處理器的系統，其中所述非易失性存儲器裝置包括快 快閃記憶體儲器裝置，所述快閃記憶體裝置具有以行和列布置的快閃記憶體單元陣列。
51. 根據權利要求50所述的基於處理器的系統，其中所述快閃記憶體裝置包括多電平 快閃記憶體裝置，其中所述陣列中的每一快閃記憶體單元可被編程到對應於存儲在 所述單元中的相應位狀態的兩個以上不同電荷電平。
全文摘要
一種非易失性存儲器裝置以使虛假信號的耦合最小化的方式對每一行中的存儲器單元進行編程。控制邏輯單元使用通過評估將被寫入到一行中的所述單元的數據而選擇的一組位狀態指派來對所述行中的所述單元進行編程。所述控制邏輯單元通過確定所述行中將被編程到對應於所述寫入數據的多個位狀態中的每一者的單元的數目來執行此評估。所述控制邏輯單元隨後選擇一組位狀態指派，所述組位狀態指派將致使指派給每一位狀態的編程電平與所述行中使用所述位狀態編程的存儲器單元的數目成反比例。所述選定組位狀態隨後用於對所述行中的所述存儲器單元進行編程。
文檔編號G11C11/34GK101506900SQ200780031780
公開日2009年8月12日 申請日期2007年7月31日 優先權日2006年8月31日
發明者哈戈普·A·納扎裡安 申請人:美光科技公司