快閃記憶體模數轉換器校準的製作方法

2023-10-09 00:06:44

本申請要求於2015年12月18日提交的美國臨時申請第62/269,810號和於2015年12月23日提交的美國臨時申請第62/387,343號的權益。兩個文獻的全部內容據此其全部內容通過引用併入本文。

技術領域

模數轉換器(ADC)是可以包括參考混洗器和環路濾波器的設備。本公開涉及通過調整參考混洗器的指針，改變環路濾波器的係數或者將校準碼存儲在非易失性存儲器中來改進ADC的校準。

背景技術：

在許多電子應用中，模擬輸入信號被轉換為數字輸出信號。例如，在精密測量系統中，電子設備設置有用於進行測量的傳感器，並且該傳感器可以生成模擬輸入信號。然後將模擬信號提供給ADC以產生用於進一步處理的數字輸出信號。在另一種情況下，天線基於攜帶空氣中的信息/信號的電磁波產生模擬信號。然後將由天線產生的模擬信號提供給ADC以產生用於進一步處理的數字輸出信號。

因此，ADC可以應用於諸如寬帶通信系統，音頻系統，接收器系統等的許多地方。ADC將表示真實世界現象(例如光，聲音，溫度或壓力)的模擬電信號轉換為數位訊號用於數據處理目的。ADC用於廣泛的應用，包括通信、能源、醫療保健、儀器儀表和測量、電機和功率控制、工業自動化和航空航天/國防。

設計ADC是非平凡的任務，因為每個應用在速度、性能、功率、成本和尺寸上可以具有不同的目標。隨著使用ADC的應用數量的增長，對精確和可靠的轉換性能的需求也在增長。

技術實現要素：

在一些實施例中，提供了一種用於校準模數轉換器的系統。該系統包括模數轉換器，該模數轉換器接收模擬輸入並且包括將模擬輸入與參考電壓進行比較的比較器以及對比較器的參考電壓的參考進行混洗的參考混洗器，比較器將基於參考的模擬輸入到數字數據。該系統進一步包括測量數字數據的功率的RMS計量器，基於數字數據的功率校準模數轉換器的校準邏輯，以及存儲校準碼的非易失性存儲器。

在一些實施例中，提供了一種用於校準模數轉換器的系統。該系統包括多個比較器，其接收輸入模擬信號，將輸入模擬信號與多個參考進行比較，並輸出數位訊號。該系統進一步包括混洗多個引用的參考混洗器。該系統進一步包括RMS計，其接收數位訊號並輸出測量的信號。另外，系統包括校準邏輯，其被配置為對多個比較器執行增量重排，並且基於測量的信號確定使多個比較器中的一個的平均快閃記憶體功率最小化的校準係數。

在一些實施例中，提供了一種用於校準模數轉換器的方法。該系統包括確定模數轉換器是否穩定，以及如果確定模數轉換器是穩定的，則將分量值寫入模數轉換器。

附圖說明

圖1是Δ-Σ模數轉換器(DS ADC)的說明性系統圖；

圖2是根據本公開的一些實施例的1-2連續時間多級Δ-Σ模數轉換器(CT MASH ADC)的說明性系統圖；

圖3是在單個部件上的校準的直方圖；

圖4是示出沒有非易失性存儲器的常規閃速ADC校準算法的流程圖；

圖5是說明用非易失性存儲器校準的快閃ADC的示例性算法的流程圖；

圖6示出了兩級Σ-ΔADC中的校準和未校準快閃記憶體的直方圖；

圖7示出了具有遞增混洗器參考控制的示例性快速ADC校準算法；

圖8示出1-2CT MASH ADC中的後端調製器的框圖；

圖9示出了用於確定用於快閃記憶體校準的調製器係數的示例性算法；

圖10示出了用於獲得用於快速ADC校準的一組分量值的示例性算法；

圖11示出了具有修改的分量值的示例性快速ADC校準算法；

圖12示出了具有超過3000個樣本的默認環路濾波器的功率表輸入；

圖13示出了示例Δ-ΣADC環路濾波器，其中可以通過改變電阻器值，電容器值或DAC電流來修改傳遞函數；

圖14示出了原始和經修改的環路濾波器噪聲傳遞函數(NTF)的比較。

圖15示出了具有超過3000個樣本的修改的環路濾波器的功率表輸入；和

圖16示出了根據本公開的實現的系統的示例。

具體實施方式

模數轉換器(ADC)的基礎知識

模數轉換器(ADC)是將由模擬信號攜帶的連續物理量轉換成表示該量的振幅的數字值(或攜帶該數字值的數位訊號)的電子設備。該轉換涉及模擬輸入信號的量化，因此轉換通常引入少量的誤差。通常，通過模擬輸入信號的周期性採樣來進行量化。結果是將連續時間和連續幅度模擬輸入信號轉換為離散時間和離散幅度數位訊號的數字值序列(即，數位訊號)。

ADC通常由以下應用屬性定義：其帶寬(其可以適當地轉換為數位訊號的模擬信號的頻率範圍)，其解析度(最大模擬信號可以被分離到的離散電平的數目)分頻和表示在數位訊號中)，以及其信噪比(ADC可以如何精確地測量相對於ADC引入的噪聲的信號)。

Δ-Σ模數轉換器(DS ADC)

基於Δ-Σ(DS)調製(本文稱為「DS ADC」)的ADC已經廣泛地用於數字音頻和高精度儀器系統中。圖1是Δ-Σ模數轉換器(DS ADC)的示例性系統圖，或者在本文中有時稱為Δ-Σ調製器。DS ADC包括環路濾波器102、量化器104和反饋數模轉換器(DAC)106(即，在DS ADC的反饋路徑中的DAC)。

DS ADC通常以低成本以高解析度將模擬輸入信號轉換為數字輸出信號。通常，DS ADC使用DS調製器對模擬信號u進行編碼。

量化器104可用於此目的，採用例如低解析度ADC作為1位ADC、閃速ADC、閃速量化器等。然後，如果適用，則DS ADC可以應用數字濾波器未示出)到DS調製器(即，量化器104)的輸出以形成更高解析度的數字輸出。

具有一個或多個積分器的環路濾波器102為DS ADC提供誤差反饋，並幫助將來自量化器104的噪聲從基帶形成到較高頻率。該誤差通常通過取原始模擬輸入信號u和使用反饋DAC 106(其中數位化信號v被轉換回模擬信號)產生的原始模擬輸入信號的重建版本之間的差來產生。DS ADC的一個特性是其將量化噪聲q(來自量化器104)推送到較高頻率的能力，也稱為噪聲整形。噪聲整形的量取決於環路濾波器102的階數。結果，DS ADC通常能夠實現高解析度模數轉換。

反饋DAC 106與具有量化器104的反饋配置。也就是說，量化器的輸出被饋送到反饋DAC 106的輸入，並且反饋DAC的輸出被反饋到輸入路徑量化器。一般來說，反饋DAC 106是多位DAC，其利用由到反饋DAC 106的輸入位控制的多個單位元件來實現。反饋DAC 106的解析度(位寬度)通常是相同的作為量化器104的解析度。每個單位DAC元件(例如，電流控制單元)從輸入數字碼v生成饋送到反饋DAC 106的反饋DAC的模擬輸出信號的一部分。在一些情況下，這些單位元件被稱為構成反饋DAC 106的DAC元件。電流引導電路理想地將相同量的電流引導到輸出(即，DAC元件被加權相同或具有相同的權重)。

多級噪聲整形模數轉換器(MASH ADC)

一些DS ADC設計涉及功率，而一些其它DS ADC設計涉及複雜性。在一些情況下，DS ADC設計涉及精度，即對誤差和/或噪聲的控制。例如，對於強調噪聲整形的應用，可以使用更高階的DS調製器。也就是說，在環路濾波器中使用更多的積分器和反饋路徑以將更多的量化噪聲整形成高頻。三角積分ADC(例如，圖1)使用與過採樣組合的量化噪聲整形來折衷具有信號帶寬的解析度。高階整形和多位實現允許更積極的權衡，但是存在使ADC不穩定的風險。

已經提出了用於DS ADC(多級噪聲整形(MASH)ADC)的一組結構，其中一些變型具有前端和後端，其中每個調製器的輸入不同，和/或階段可以不同。MASH ADC通過依賴於單獨更穩定的Δ-Σ調製器的級聯來避免這種不穩定性問題。然而，MASH ADC依賴於量化噪聲的消除，其可以由模擬和數字傳遞函數之間的精確匹配引起。

一般來說，MASH ADC包括用於數位化輸入信號和系統的誤差的多個級，以滿足與帶寬，解析度和信噪比相關的設計目標。MASH ADC的一個優點是設計級聯穩定的低階環路，同時實現潛在不穩定的高階環路的更高性能。這些級中的一個或多個通常使用原始模擬輸入信號作為參考信號以產生殘餘信號(即，模擬輸入信號的重建版本之間的誤差)，以減少由ADC引入的噪聲量和/或以提高輸出的解析度。

從模擬輸入信號，第一級使用第一ADC產生數字輸出信號。可以從第一DAC模擬輸出中減去第一級中的量化器的輸入(例如，模擬輸入信號)，以產生第一級量化噪聲。結果是第一級產生表示其量化噪聲的模擬信號，並且第二級使用第二ADC對第一級的量化噪聲進行量化。多級方法允許減少量化噪聲，從而允許MASH ADC實現更高的性能。如果使用更多的級，則可以從第二DAC模擬輸出中減去第二級中的量化器的輸入，以產生第二級量化噪聲，該第二級量化噪聲又可以由第三級進行量化。有效地，結果是第一級的量化噪聲被第二級抑制，並且來自第二級的量化噪聲被第三級抑制。因此，MASH ADC產生與單個三階環路相同的噪聲抑制，即使使用三個更穩定的一階環路。

圖2是根據本公開的一些實施例的1-2連續時間(CT)MASH ADC的說明性系統圖。在該示例中，CT MASH ADC具有兩個階段：作為第一階段(或前端)的一階Δ-Σ調製器和作為第二階段(或後端)的二階Δ-Σ調製器。Δ-Σ調製器的階數由級中的積分器數目(反饋環路的數目)確定。儘管該示例是1-2CT MASH ADC，但是本公開可應用於各種轉換器，包括其他CT MASH ADC架構，其他MASH ADC架構和具有反饋DAC的流水線調製器，其誤差影響轉換器。

再次參考圖2，由第一級前端內的閃速量化器(FLASH1)提供的粗量化的殘餘被饋送到第二級後端並被數位化。數字輸出V1和V2在數字域中正確組合為1-2CT MASH ADC的最終數字字。反饋DAC的非線性，即靜態失配，定時失配誤差(有時稱為定時誤差)和開關誤差(有時稱為開關失配誤差或佔空比誤差)將在調製器中引入諧波失真。

在NVM中存儲校準碼

現有的快閃記憶體校準算法遭受一致性問題。這些問題在圖1中示出。特別地，圖3示出多個直方圖。頂部直方圖示出了沒有校準器件的器件的帶內噪聲。中間直方圖說明了器件校準後的帶內噪聲。底部直方圖說明帶有帶內噪聲。

特別的，圖3的中間直方圖表示，在相同部分的100個校準上，有一些校準產生2dB的退化。

在實踐中，首先在測試器上對部件進行性能篩選，其中不良部件被拋出。然後，當客戶在現場重新運行校準時，存在降低的性能水平的可能性。在這種情況下，客戶可能退回部件並對公司造成財務和聲譽損失。因此，這種降級可能是特別成問題的。

圖4是示出不使用非易失性存儲器的常規閃速ADC校準算法的流程圖。由於沒有來自先前校準的信息，所有比較器的校準碼首先被歸零，並且測量RMS功率計的輸出。然後，校準邏輯選擇比較器，並在比較器的最小校準碼處開始比較器的校準碼。然後，測試器或校準邏輯搜索比較器的所有可能的校準碼，以確定哪個校準碼產生最小RMS功率輸出。在將比較器的校準碼設置為該校準碼之後，校準邏輯前進到下一個比較器並且再次搜索下一個比較器的所有可能的校準碼。

通過修改系統以包括非易失性存儲器，可以約束搜索空間，從而導致更快的校準。特別地，非易失性存儲器可以存儲在測試器上發現的校準碼。當系統在現場通電時，ADC將從非易失性存儲器檢索在測試儀上發現的代碼。因此，可以保持性能一致性。

非易失性存儲器可以是可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、快閃記憶體、鐵電RAM(包括但不限於聚合物印刷鐵電存儲器)或磁阻RAM。

圖5示出用於校準具有非易失性存儲器的快閃ADC的算法的示例流程圖。

算法在S505開始，在該步驟晶片被通電，並且測試器或校準邏輯從非易失性存儲器讀取多個比較器的初始校準碼。每個比較器基於校準碼將模擬輸入信號轉換為數字輸出信號。這些校準碼存儲在存儲器中。

在S510，系統中的RMS功率計測量並輸出ADC的數字輸出信號的RMS功率。測試器或校準邏輯接收該功率的值，並將Min_RMS值設置為等於該功率的值。

在S515，測試器或校準邏輯選擇多個比較器中的初始比較器。

在S520，測試器或校準邏輯將所選擇的比較器的初始校準碼減少一。比較器基於減少的校準碼將模擬輸入信號轉換為數字輸出信號。

在S525，RMS功率計測量並輸出ADC的數字輸出信號的RMS功率。測試器或校準邏輯接收該功率的值。

在S530，測試器或校準邏輯確定在S525接收的RMS計量器的輸出是否小於Min_RMS值。

如果測試器或校準邏輯在S530確定RMS計輸出小於Min_RMS值，則在S535，測試器或校準邏輯將Min_RMS值設置為等於RMS計輸出。測試器或校準邏輯還將當前校準碼存儲在存儲器中。然後，算法進行到S540。

如果測試器或校準邏輯在S530確定RMS計輸出不小於Min_RMS值，則算法進行到S540。

在S540，測試器或校準邏輯將選擇的比較器的校準碼增加2。比較器基於增加的校準碼將模擬輸入信號轉換為數字輸出信號。

在S545，RMS功率計測量並輸出ADC的數字輸出信號的RMS功率。測試器或校準邏輯接收該功率的值。

在S550，測試器或校準邏輯確定在S545接收的RMS儀表輸出是否小於Min_RMS值。

如果測試器或校準邏輯在S550確定RMS計輸出小於Min_RMS值，則在S555，測試器或校準邏輯將Min_RMS值設置為等於RMS計輸出。測試器或校準邏輯還將當前校準碼存儲在存儲器中。然後，算法進行到S560。

如果測試器或校準邏輯在S550確定RMS計量器輸出不小於Min_RMS值，則算法進行到S560。

在S560，測試器或校準邏輯從存儲器讀取生成Min_RMS值的校準碼。然後，測試器或校準邏輯將所選比較器的校準代碼設置為生成Min_RMS值的校準代碼。測試器或校準邏輯還將校準碼存儲在非易失性存儲器中。

在S565，測試器或校準邏輯確定所選擇的比較器是否是最後一個比較器。

如果測試器或校準邏輯在S565確定所選擇的比較器不是最後的比較器，則在S570，測試器或校準邏輯選擇下一個比較器。然後，算法返回到S520。

如果測試器或校準邏輯在S565確定所選比較器是最後一個比較器，則算法結束。

因此，利用存儲在非易失性存儲器中的先前校準碼，測試器或校準邏輯不需要運行搜索每個比較器的所有可能的校準碼的校準算法。而是，測試器或校準邏輯可以運行僅搜索與存儲在非易失性存儲器中的校準碼相鄰(例如，±1)的校準碼的算法。

校準可以例如由客戶在現場重新運行，或者隨著老化效應導致隨時間的性能劣化。搜索算法可以使用存儲的校準碼作為新校準的起點。由於算法尋找導致更好性能的代碼，新的校準代碼將導致與測試儀上獲得的相同或更好的性能。

參考混洗器指針

在1-2連續時間多級Δ-Σ模數轉換器中的快閃記憶體校準基於「隨機遊走」方法。在該隨機遊動方法中，針對每個比較器隨機改變DC校準電流，並且選擇在沒有輸入信號的情況下給出最佳性能的組合。在校準期間，對比較器的參考值通過SPI遞增地或通過使用內置快速混洗來確保所有比較器在測量校準電流的影響時被切換，並且消除由於混洗引起的任何動態誤差。

本算法適用於具有被校準的兩個快閃記憶體級的兩級Σ-ΔADC。

對於兩個級的第一級，良好校準的度量具有來自第一閃速ADC的輸出功率儘可能接近零。良好校準的第一閃速ADC將具有非常窄的高斯分布(幾乎類似脈衝)，其中大多數輸出代碼為0和小+/-1切換，如圖6的頂行所示。

與第一級類似，兩級的第二級的良好校準的度量具有儘可能低的來自第二快閃ADC的功率。良好校準的第二快閃記憶體將具有更寬的高斯分布，如圖6的底行所示，因為第二閃速ADC量化來自第一級的殘餘。

第一和第二閃速ADC中的每一個具有可以被校準的16個比較器。每個快閃記憶體ADC可以獨立校準。當第一快閃ADC被校準時，第二級被關閉。當第二快閃ADC被校準時，第一和第二放大器被關閉。

圖7示出了具有遞增混洗器參考控制的閃速ADC校準過程的算法。在該控制中，SPI接口遞增地調整混洗器的參考。

通常，以隨機遊走方案校準洗牌器參考。在這種隨機遊走方案中，比較器可能需要很長時間連接到所有參考電壓。本增量調整可以減少這種隨機散步洗牌器校準方案上的校準時間。

因此，在實踐中，可以首先禁用默認(例如，隨機遊動)重排方案。

然後，在S703，將每個比較器的校準係數設置為默認值(例如，0)。此外，在S706，將指示校準計數的變量初始化為1。

在S709生成校正ADC的16個比較器的序列。這一代可以是隨機的或偽隨機的。

在S712處選擇來自所生成的順序的第一比較器。在S715，將比較器的校準係數值歸零。在一個實施例中，該校準係數值改變比較器的校準電流。在S718，將參考混洗指針置零。在S721，將總快閃記憶體功率歸零。

接下來，對由比較器看到的參考進行混洗。在一個實施例中，通過由SPI接口寫入的遞增混洗來混洗參考。在另一個實施方案中，使用快速改組來改組參考。在一些實施例中，這種混洗使所有比較器有機會切換，並且校準考慮任何動態誤差。

在遞增混洗中，比較器看到的閾值可通過SPI接口編程。在一個實施例中，存在32個可能的比較器閾值設置。該算法順序通過每個閾值設置，RMS功率計測量ADC的功率輸出。也就是說，雖然每次只改變一個比較器，但RMS功率計考慮所有比較器的輸出。在一個實施例中，每個測量查看快閃記憶體輸出的32768(＝215)個樣本。因此，在一個實施例中，總共觀察1048576個樣本(＝32個閾值×32K個樣本)用於功率測量。在一些實施例中，這些數字是可編程的，並且可以被優化用於加速校準或提高性能。添加所有32個設置的功率以計算總功率。

因此，在S724，RMS計測量由閃速ADC輸出的功率，並且將功率加到總快閃記憶體功率。

在S727，SPI寫增加混洗器參考。

在S730，校準邏輯確定混洗器參考是否大於最大值(例如，31)。如前所述，在一個實施例中，對於給定比較器-16至+15，存在32個可能的校正值(例如，混洗器基準)，步長為1.因此，針對比較器的每個校正設置測量快閃記憶體功率。

如果校準邏輯在S730確定混洗器參考在S730處不大於最大值(例如，31)，則校準邏輯返回到S724。因此，校準邏輯可以為所有32個序列添加功率以得到總功率。

如果校準邏輯在S730確定混洗器參考大於最大值(例如，31)，則校準邏輯進行到S733。

在S733，校準邏輯確定平均快閃記憶體功率。特別地，校準邏輯將總閃爍功率除以混洗器參考值的數量(例如，32)，以確定平均閃速ADC功率。

在S736，校準邏輯確定平均快閃記憶體功率是否是當前校準係數的最低平均快閃記憶體功率。

如果校準邏輯在S736確定平均快閃記憶體功率是比較器的當前校準係數的最低平均快閃記憶體功率，則在S739校準邏輯將當前校準係數存儲在存儲器中。也就是說，校準邏輯選擇給出該比較器的改進的度量的校正。在一個實施例中，校準邏輯選擇導致最低平均閃速ADC輸出功率的校正設置。因此，該比較器的校準電流改變。然後校準邏輯進行到S742。

在S742，校準邏輯遞增當前校準係數。然後，算法前進到S745。

如果校準邏輯在S736確定平均閃速ADC功率不是該校準係數的最低總快閃記憶體功率，則校準邏輯然後進行到S742。

在S745，校準邏輯確定校準係數值是否大於最大值(例如，32)。如果校準邏輯在S745確定校準係數值不大於最大值，則校準邏輯返回到S718。

如果校準邏輯在S745確定校準係數值大於最大值，則校準邏輯在S748將校準係數設置為例如在S739中存儲的校準係數。一旦校準邏輯選擇用於第一比較器的校正，則在S748將第一比較器設置為該校正值。

在S751，校準邏輯確定是否已經訓練了所有(例如，16個)比較器。

如果校準邏輯在S751確定未行使所有比較器，則校準邏輯返回到S712。因此，校準邏輯通過返回到S712來選擇下一個比較器來校準另一個比較器。

如果校準邏輯在S751確定已經訓練了所有比較器，則校準邏輯在S754確定校準計數是否已經超過預定值。該預定值可以是經驗確定的值(例如，56)。可以改變預定值以加速校準或提高性能。

如果校準邏輯在S754確定校準計數尚未超過預定值，則校準邏輯在S760遞增校準計數。然後，在S763，校準邏輯對所有比較器採用改進的校準係數，並隨機地改變校準係數作為下一個校準序列的種子。

校準邏輯然後返回到S709。因此，一旦所有16個比較器已經被校準，則16個比較器的序列被再次隨機化，並且重新校準閃速ADC。

如果校準邏輯在S754確定校準計數已超過預定值，則校準邏輯在S757記錄所有比較器的當前校準係數。因此，在56次嘗試之後，所選擇的快閃記憶體校準係數是產生最低測量的快閃記憶體輸出功率的校正值。在S757之後，可以為實況操作重新啟用默認(例如，隨機遊動)混排方案，並且算法結束。

與該遞增混洗相反，在快速混洗中，ADC具有內置的快速混洗架構，其在由每個比較器看到的參考上隨機移動。測量快閃記憶體輸出的可編程數目的樣本(例如，32768)一次以測量與w1相關聯的功率。

改變環路濾波器係數

改變的環路濾波器係數可以改善ADC的校準。

更具體地，在環路濾波器不被設計為積極地形成量化噪聲的意義上，ADC可以被設計為具有相當良性的環路濾波器。如果環路濾波器具有更高的高頻增益，則認為該環路濾波器更積極。

對於良性環路濾波器，如圖12所示，ADC的輸出將主要保持為零，具有很小或沒有輸入信號。圖12示出了具有超過3000個採樣的默認環路濾波器的功率計輸入。

ADC輸出保持為零可能是有問題的，因為RMS計的輸出將主要返回相同的零值，而不管使用的校準碼。因此，良性環路濾波器可能導致錯誤的校準。

為了解決這個問題，可以在環路濾波器內增加活動量。增加活動量的一種方式是將環路濾波器修改為更積極。

圖13示出了示例Δ-ΣADC環路濾波器，其中可以通過改變電阻器值，電容器值或DAC電流來修改傳遞函數。通過在該示例環路濾波器中調節電阻器，電容器和/或DAC電流的值，可以實現環路濾波器中的活動量的增加。

可以通過查看從17級ADC的輸入(VIN)到輸出DOUT的傳遞函數來驗證環路濾波器的積極性。該傳遞函數稱為噪聲傳遞函數(NTF)。在圖14中繪製了原始環路濾波器和修改的環路濾波器的NTF的比較。

如圖14所示，原始NTF首先下降至-80db增益，並且未達到10db增益。相比之下，修改的NTF相對較晚地下降到-80db增益，並且最終超過10db增益。很明顯，修改的NTF在高頻區域具有更多的增益，並且它具有比原始NTF更高的總增益(RMS)。

隨著高頻區域中更多的增益和更多的總增益，可以預期ADC的輸出也具有更小的或沒有輸入信號的活動，特別是高頻活動。通過用圖15所示的修改的環路濾波器觀察ADC的輸出來確認該附加活動。特別地，圖15示出了具有超過3000個採樣的修改的環路濾波器的功率計輸入。

轉到改變環路濾波器係數的實現，圖8示出1-2CT MASH ADC中的後端調製器的框圖。所示的電阻器，電容器和DAC電流源(即R23，C2，R32，C3和IDAC2B)的默認係數使得調製器在沒有施加輸入時呈現死區。這些死區導致快速ADC(即，FLASH2)的校準的困難。

組件值都是可以用SPI接口編程的，並且可以被修改以便以消除死區的方式增加噪聲傳遞函數。這種修改是通過使調製器通過較高的||H||更不穩定來完成的。關注的是，如果||H||∞設置得太高，即使輸入信號很小或沒有輸入信號，調製器也可能變得不穩定。||H||∞是ADC噪聲傳遞函數的無窮大範數。

圖9示出了用於確定用於快閃記憶體校準的R23、C2、R32、C3和IDAC2B的分量值(即，調製器係數)的算法。

算法在S905開始，在S905處選擇調製器階數和過採樣比(OSR)。

在S910，基於調製器階數和OSR設計巴特沃斯濾波器。在S915處選擇期望的無窮大範數||H||∞。在S920，在頻域中繪製濾波器，並且確定無限範數||H||∞。然後在S925確定無限範數||H||∞是否是所期望的。

如果在S925確定無限範數||H||∞不是期望的，則算法進行到S930。在S930確定無限範數||H∞||太大。

如果確定在S925處，無限範數||H||∞不是期望的，則算法進行到S930。在S930確定無限範數||H∞||太大。

如果在S930中確定無限範數||H||∞太大，則在S935，將濾波器極移離z域單位圓。另一方面，如果無窮大範數||H||∞不夠大，則在S940處將濾波器極移動為更接近z域單位圓。在S935或S940移動濾波器極點之後，算法返回到S920以在頻域中繪製濾波器。

如果在S925確定無限範數||H||∞是所期望的，則算法進行到S945。在S945，以無輸入或小輸入來模擬ADC。隨後，在S950，確定ADC是否穩定。

如果在S950確定ADC不穩定，則無限範數||H||∞太高。然後，算法返回到S915，以選擇期望的無限範數||H||∞。

另一方面，如果在S950確定ADC是穩定的，則在S955將傳遞函數轉換為ADC係數。具體地，傳遞函數被轉換為電阻器(例如，R23，R32)，電容器(例如，C2，C3)和DAC電流(例如，IDAC2B)的分量值。這些值可以由SPI接口寫入。

然後在S960處模擬快閃記憶體偏移校準。然後，算法進行到S965。

在S965，確定校準是否成功。如果校準未成功，則算法在S915返回以選擇期望的無窮大範數||H||∞。在一個實施例中，校準不成功，因為無窮範數||H||∞太低。

另一方面，如果在S965中確定校準成功，則算法結束。

圖10描述了用於獲得用於快速ADC校準的一組分量值的更簡單的過程，主要基於試錯法。

首先，在S1005，在調製器中減小電阻器或電容器值或增加DAC電流。然後，算法前進到S1010。

在S1010，在頻域中繪製濾波器，並且找到無窮大範數H∞。

接下來，在S1015確定無限範數||H||∞是否是期望的。

如果在S1015確定無限範數||H||∞不是期望的，則算法返回到S1005。

另一方面，如果在S1015確定無限範數||H||∞是所期望的，則算法前進到S1020。

在S1020，在沒有輸入或小輸入的情況下模擬ADC。然後，算法前進到S1025。

在S1025，確定ADC是否穩定。

如果在S1025中確定ADC不穩定，則算法返回到S1005。在一個實施例中，ADC不穩定，因為無窮大範數||H||∞太高。

另一方面，如果在S1025中確定ADC是穩定的，則算法進行到S1030。

在S1030，模擬閃速ADC偏移校準。然後，算法進行到S1035。

然後在S1035中確定校準是否成功。

如果在S1035中確定校準未成功，則算法返回到S1005。在一個實施例中，校準不成功，因為無限範數H∞太低。

或者，如果在S1035中確定校準成功，則算法結束。

圖11描述了具有新的(即，修改的)分量值的閃速ADC校準。在啟動時，ADC將使用默認組件值進行編程。在執行快閃記憶體校準之前，在S1110中設置新的分量值。具體地，電阻器，電容器和DAC電流值被改變為預定的修改值。

在S1120處使用環路濾波器中的電阻器，電容器和DAC電流的改變的值來執行快速ADC的校準。首先，在使用修改的環路濾波器進行校準期間，模擬輸入將斷開。此外，RMS計接收並測量ADC的輸出功率。RMS計產生一個輸出，指示調整ADC的快閃記憶體偏移校正寄存器的方向。RMS計的輸出例如由校準邏輯或測試器接收。然後，算法前進到S1130。

在S1130，環路濾波器及其組件(例如，電阻器，電容器和DAC電流)被改變回到原始模式。也就是說，默認組件值使用SPI寫回到ADC。分量值再次改變，因為當足夠大的輸入施加到ADC時，例如在使用期間，修改的環路濾波器具有穩定性問題。然後算法結束。

圖16示出了根據本公開的實現的系統10的示例。系統10包括ADC 12，ADC 12包括環路濾波器14，參考混洗器24，快閃ADC 16和DAC。該系統進一步包括RMS功率計18，校準邏輯20和非易失性存儲器22。環路濾波器14接收輸入信號並產生到閃速ADC 16的輸出。閃速ADC 16執行模擬到數字轉換環路濾波器14的輸出產生17級數字數據。參考混洗器24可修改快速ADC 16內的比較器的參考。因此，快閃ADC 16的輸出部分地基於從參考混洗器24接收的參考值。

RMS功率計18從閃速ADC 16接收17級數字數據，並測量數字數據的功率(例如，RMS功率或平均功率)。RMS功率計將表示RMS功率和平均功率的值輸出到校準邏輯20。

校準邏輯20可以執行上述算法的操作。在存在非易失性存儲器22的實施方式中，校準邏輯20可以存儲和從非易失性存儲器22檢索值。非易失性存儲器22可以存儲例如校準碼。

校準邏輯20根據上文闡述的算法將值輸出到參考混洗器24，環路濾波器14和/或快閃ADC 16。

根據本公開的系統的實現不限於圖1所示的示例。具體地，可以可選地排除一些所示的組件(例如，非易失性存儲器22)。此外，可以包括其他組分。

其他實現說明，變體和應用

在一些實施例中，可以修改S712以選取尚未被選擇的比較器。這種修改可以減少在試圖訓練所有比較器時搜索校準係數所花費的時間。

雖然關於具有反饋DAC的Δ-Σ調製器描述了本文所描述的實施例，但所述方法也可應用於其它架構。在一些情況下，算法還可以應用於獨立的高速DAC。

在一個示例實施例中，圖中的電路可以在電子設備的板上實現。板可以是能夠保持電子設備的內部電子系統的各種部件，並且還提供用於其他外圍設備的連接器的通用電路板。更具體地，板可以提供電連接，系統的其他部件可以通過該電連接電通信。基於配置目標，處理需求，計算機設計等，處理器(包括數位訊號處理器，微處理器和支持晶片組)和計算機可讀非瞬態存儲器元件可耦合到板。其它組件，例如外部存儲器，附加傳感器，用於音頻/視頻顯示的控制器以及外圍設備可以作為插入卡，通過電纜或集成到電路板本身中的方式連接到電路板。在各種實施例中，本文描述的功能可以仿真形式實現為在布置在支持這些仿真功能的結構中的一個或多個可配置(例如，可編程)元件內運行的軟體或固件。提供仿真的軟體或固件可以在包括允許處理器執行那些功能的指令的非暫時性計算機可讀存儲介質上提供。

在另一示例性實施例中，附圖的電路可以被實現為獨立模塊(例如，具有被配置為執行特定應用或功能的組件和電路的設備)或被實現為插件模塊到應用特定電子設備的硬體。本公開的特定實施例可以部分地或整體地包括在片上系統(SOC)封裝中。SOC表示將計算機或其他電子系統的組件集成到單個晶片中的IC。它可以包含數字，模擬，混合信號和通常的射頻功能：所有這些可以提供在單個晶片襯底上。其它實施例可以包括多晶片模塊(MCM)，其具有位於單個電子封裝內的多個分離的IC，並且被配置為通過電子封裝彼此緊密地相互作用。在各種其他實施例中，數字濾波器可以在專用集成電路(ASIC)，現場可編程門陣列(FPGA)和其他半導體晶片中的一個或多個矽核中實現。

本文概述的規格，尺寸和關係(例如，處理器和邏輯操作的數量)僅僅是為了示例和教導的目的而提供的。在不脫離本公開的精神或所附權利要求的範圍的情況下，可以顯著地改變這樣的信息。該規範僅適用於一個非限制性示例，因此，它們應當被這樣解釋。在前面的描述中，已經參考特定的處理器和/或組件布置描述了示例實施例。在不脫離所附權利要求的範圍的情況下，可以對這些實施例進行各種修改和改變。因此，描述和附圖被認為是說明性的而不是限制性的。

本發明特別適用於其中使用MASH ADC的高速，連續時間，高精度應用。可以極大地受益於該架構的應用包括：儀器，測試，頻譜分析儀，軍事目的，雷達，有線或無線通信，行動電話(特別是因為標準繼續推動更高速的通信)和基站。

通過本文提供的眾多實施例，可以根據兩個、三個、四個或更多個電組件描述相互作用。然而，這僅僅是為了清楚和示例的目的。該系統可以以任何方式合併。沿著類似的設計替代方案，圖中所示的部件，模塊和元件中的任何一個可以以各種可能的配置組合，所有這些顯然都在本說明書的範圍內。在某些情況下，通過僅參考有限數量的電氣元件，可以更容易地描述給定的一組流的一個或多個功能。圖中的電路及其教導是容易擴展的，並且可以容納大量部件以及更複雜/複雜的布置和配置。因此，所提供的示例不應限制可能應用於無數其它架構的電路的範圍或抑制電路的教導。

在本說明書中，包括在「一個實施例」，「示例性實施例」，「實施例」，「另一個實施例」，「另一個實施例」，「另一個實施例」、「一些實施例」、「各種實施例」、「其它實施例」、「替代實施例」中的各種特徵(例如元件，結構，模塊等旨在表示任何這樣的特徵包括在本公開的一個或多個實施例中，但是可以或可以不必在相同的實施例中組合。

在適當的情況下，可以刪除或移除本公開的一些操作，或者可以在不脫離本公開的範圍的情況下顯著地修改或改變這些操作。此外，這些操作的定時可以顯著改變。前面的操作流程已經被提供用於示例和討論的目的。由在此描述的實施例提供了基本的靈活性，因為在不脫離本公開的教導的情況下可以提供任何合適的布置，時間順序，配置和定時機制。

本領域技術人員可確定許多其它改變，取代，變化，改變和修飾，並且本公開涵蓋落入概述的範圍內的所有此類改變，取代，變化，改變和修飾的特徵。上述裝置的可選特徵也可以相對於本文描述的方法或過程實現，並且示例中的細節可以在一個或多個實施例中的任何地方使用。