三維立體結構相變存儲器晶片的電路設計準則及實現方法

2023-10-08 09:49:14 1

專利名稱：三維立體結構相變存儲器晶片的電路設計準則及實現方法
技術領域：
本發明針對三維立體結構相變存儲晶片的整體電路設計準則及實現方 法，涉及大規模集成電路領域。
技術背景硫系化合物隨機存儲器(Chalcogenide-Random Access Memory,簡稱 C-RAM)是基於S. R. 0vshinsky在20世紀60年代末70年代初(Phys. Rev. Lett.， 21， 1450~1453， 1968);(A卯l. Phys. Lett., 18， 254~257， 1971)提出的硫系化合物薄膜可以應用於相變存儲介質的構想基礎上發展而來的。 2001年intel公司首次報導4MB的C-RAM, 2006年底Samsung公司已經報 道了 512MB C-RAM。目前主流的非揮發性存儲器主要是快閃記憶體。但是按照摩爾 定律，現有的存儲單元設計在45nm製程以下時，很難繼續保持其非易失性的 特性。相變存儲器由於在寫入新數據時無須進行擦去原數據的處理，其數據 寫入速度可達到傳統快閃記憶體的幾十至幾百倍，而功耗卻不到快閃記憶體的一半，尺寸 也比快閃記憶體小很多；並且相變存儲器的耐用性極佳，使用壽命遠長於傳統快閃記憶體。 基於這些因素，業界普遍認為在45nm以下，相變存儲器將會代替快閃記憶體(flash) 成為主流的非揮發性存儲器(no-volatile memory,簡稱N程)。目前國際上 已有0vonyx、 Intel、 Samsung、 STMicroelectronics、 Infineon、 Elpida、 Philips和I麗等公司在開展C-RAM存儲器的研究，基本都處在技術完善和 可製造性方面的研發工作。隨著相變存儲器存儲器容量的不斷加大，存儲單元的不斷減小，其外圍 電路也日趨複雜，所佔面積也不斷增加。如圖1所示，存儲陣列與外圍電路 製作於同一塊矽片上。存儲晶片整體的面積將有一大部分耗費在外圍電路上。 這不僅不利於高密度高容量相變存儲器的製備，更對外圍電路的設計提出了面積上的更為苛刻的要求。在面積上苛刻的要求必然導致電路設計者們放棄 速度、功耗等方面的性能以換取面積，從而不利於晶片設計低壓低功耗，高 速高密度的實現。如何在保持性能的前提下降低相變存儲器外圍電路面積已 經成為一個恆久性的課題。利用特殊的晶片製備工藝，如鍵合等手段，可以製作成三維立體結構相變 存儲晶片，將外圍電路"埋藏"在存儲陣列下面(己另案申請)，如圖2b所 示。這樣就使得外圍電路的面積不會影響到整體晶片的面積。採用三維立體 結構相變存儲晶片製備手段，可以提高存儲晶片面積的利用率。由於外圍電路"埋藏"在相變存儲陣列之下，其電路設計，布局方式， 布線手段都會與傳統的外圍電路設計方式不同。為了能使三維立體結構相變 存儲晶片得到最優化的性能，本發明試圖提出一套全新的設計思路。本發明 的目的即在於此。 發明內容本發明的目的在於提供一種針對三維立體結構的相變存儲器晶片的整體 設計準則及其相應的實施方法。為了最大限度的利用存儲器的面積，存儲陣 列布滿整個存儲晶片。所以，本發明提出的電路結構是針對存儲陣列布滿整 個存儲晶片這一特點的優化方案。外圍電路埋藏於存儲陣列下面，存儲陣列 能夠布滿整個存儲晶片是本發明最大的優勢之處。為了實現上述優勢，本發明首先對存儲陣列下的外圍電路作一合理分割， 其次對分割後的外圍電路相互控制問題提出一套解決方案，最後基於上述兩 點提出了外圍電路的拼接方案。以此在電路設計層面徹底實現存儲陣列布滿 整個存儲晶片的三維立體結構相變存儲晶片。本發明的第一個內容是整個存儲陣列下的外圍電路作一個合理分割。這個 分割方式是根據功能將存儲陣列劃分為一般存儲塊和功能性存儲塊，同時根 據存儲塊布局位置又可分為角存儲塊、邊存儲塊、中間存儲塊等。下面詳細 闡述這一分割方式欲將存儲陣列布滿整個存儲晶片，除了將與存儲陣列有直接聯繫的解碼 器、驅動電路、靈敏放大器"埋藏"在存儲陣列之下外，還要將與存儲陣列 有間接關係的外圍控制電路也埋藏到存儲陣列之下。由於外圍控制電路也"埋 藏"在部分存儲陣列下面，那麼這些"埋藏"了外圍控制電路的存儲塊必定 與那些沒有"埋藏"外圍控制電路的存儲塊不同。為了體現從低至上 (bottom-up)的設計思想，對於存儲陣列的分割除考慮功耗、速度的影響外， 還必須考慮功能性因素，在本發明中功能性因素是應當首先考慮的。例如，存儲塊"下"的外圍電路僅對本存儲塊操作，稱之為一般存儲塊;另一部分存儲塊"下"的外圍電路除對本存儲塊有操作作用外還對整體存儲 晶片或對其他存儲塊有作用，稱之為功能性存儲塊。功能性存儲塊由於其特 殊性面積有可能較大，此時，字線翻轉速度和電壓降問題可通過字線電平恢復器件解決。所謂的字線電平恢復器件即是指通過MOS管或其它電路結構 拉高或拉低字線電平。功能性存儲塊可以是一個存儲塊具有多個功能或者是 一個功能由多個功能性存儲塊共同完成。對於存儲塊由於其位於存儲晶片的 位置不一樣也可分為角存儲塊、邊存儲塊、中間存儲塊等。角存儲塊表示位於晶片頂角的存儲塊，這類存儲塊的特點是它與周邊存儲塊的聯繫只能通 過存儲快的兩條相互垂直的邊。邊存儲塊表示位於晶片邊緣的非角存儲塊的 存儲塊，這類存儲塊的特點是它與周邊存儲塊的聯繫可通過存儲塊的三條邊。 中間存儲塊是指除角存儲塊和邊存儲塊以外的其它存儲塊，這類存儲塊的特 點是它與周邊存儲塊的聯繫可通過存儲塊的四條邊。每種存儲塊的總線接口 位置，布局位置等根據其位於晶片的位置不同而有差別。本發明的第二個內容是利用總線技術解決外圍電路分割後的相互控制問 題，即存儲塊與存儲塊之間依靠固定的總線模式通信，協同工作，實現整體功能。下面詳細闡述之由於外圍電路"埋藏"在存儲陣列下面，那麼外圍電路對各個存儲塊的控 制將會變得十分複雜。傳統的由外圍控制電路統一發出控制信號控制各個存 儲塊的操作方式在這裡將不再行得通。因此，本發明提出利用總線技術實現存儲塊與存儲塊之間的通信，即不是用一個單獨的外圍電路控制模塊將控制 信號發送給每個存儲塊，而是通過多個功能性存儲塊協同工作，將各自產生 的控制信號加載到總線上。總線經過每一個存儲塊，每個存儲塊根據自己的 需要將總線的數據有選擇的加載到本地模塊中，或者將本地模塊的數據加載 到總線上。每個存儲塊都有自己的邏輯控制模塊，所有邏輯控制模塊利用總 線協同工作。存儲塊與存儲塊之間的通信依據固定的模式(或稱為協議)，該 模式(或稱為協議)可根據存儲器不同的性能要求作相應的調整。通常的， 功能性存儲塊產生控制信號， 一般存儲塊接受控制信號。本發明的第三個內容是外圍電路的拼接方案。這個方案是最終拼接存儲塊 僅僅需要對齊存儲塊總線位置，而不需增加額外的邏輯控制電路。下面詳細 闡述之根據功能劃分存儲器和利用總線技術使存儲塊之間通信從而實現整個存 儲晶片的協同工作。利用上述兩個技術，存儲塊的最終拼接僅僅需要對齊對 應總線接口，而不需額外的外圍電路。所有外圍電路都已"埋藏"在存儲陣 列之下，而存儲塊的協同工作僅僅通過總線實現，不會再有額外的外圍控制 電路。這樣就實現了本發明的最重要優勢——存儲陣列布滿整個存儲晶片。利用本發明的構想，大容量相變存儲器的設計將會與傳統方式不同。設 計人員首先設計每個存儲塊，並對每個存儲塊根據設計要求進行一系列的優 化，完成以後，形成類似於IP核的存儲塊。在進行整體設計時，設計人員從 大量的存儲塊中挑選出符合自己設計性能要求的存儲塊，並進行拼接。拼接 的過程僅僅需要對齊對應總線的位置，不需進行額外的外圍電路設計和額外的布線。整體設計的全過程可由EDA軟體自動完成，這樣加速了存儲器設計周期，增強了產品競爭力。


圖1傳統存儲器基本布局；圖2a相變存儲器4X4陣列模式；圖2b三維1R1D結構立體視圖；圖3採用三維布局方式的相變存儲器晶片布局；圖4a總線信號示意圖；圖4b存儲塊之間通信方式；圖5本發明提供的一般存儲塊電路結構示意圖；圖6本發明提供的一般存儲塊電路結構流程7驅動電路和讀出靈敏放大器原理8功能性存儲塊示意9字線電平恢復器件具體實施方式
為進一步闡明本發明的實質性特點和顯著的進步，下面通過實施例描述 本發明-圖2a為相變存儲器1R1D (—個二極體D連接一個相變存儲單元R) 4 X4陣列的模式。應當認識，本發明不局限於此。圖中100為相變存儲單元， 101為選通二極體。不對100進行讀寫操作時，位線BL1與字線WL1保持 一個能確保使選通二極體101處於關斷的電位。舉例來說，可以是WL1為 邏輯"1"，而BL1為邏輯"0";或者是BL1為懸空狀態；或者是BL1為一 個中間電平值。當要對100進行讀寫操作時，WL1降低為邏輯"0"， BL1輸 入電流或者給定某一個電壓值，使得101打開，確保相變存儲單元流過一定 的電流值。當一個幅值較大(一般大於600uA)脈寬較短(一般小於70ns) 的電流信號通過相變存儲單元時，相變存儲單元會受熱熔融，此時， 一旦電 流信號迅速撤走時，相變單元急速冷卻，呈現出非晶態，在電學上反映為阻 值極高(一般在兆歐級別)，所對應的操作，稱之為復位(RESET),對應電 流信號稱為RESET電流。當一個幅值低於RESET電流而高於某一固定閥值 並且脈寬較長(一般為200ns以上)的電流信號通過相變單元時，相變單元 晶核成長，最終形成多晶態，在電學上反映為阻值較低(一般為千歐級別)， 所對應的操作，稱之為置位(SET),對應電流信號稱為SET電流。相變存 儲器的讀(READ)操作是通過發送一個幅值極低的電流信號，然後讀取相變存儲單元兩端電壓，通過與一個參考電壓比較，確定相變存儲單元的狀態。 應當注意的是圖中選通二極體101的偏置方式可以與圖中所示相反。圖2b示出了本發明的三維立體結構1R1D存儲陣列立體視圖。電流信號 由底層外圍電路發出，通過位線通孔向"上"流至位線，再由位線向"下" 傳送至相變存儲單元，經過選通二極體101至字線，最後回到底層外圍電路， 從而形成一個電流迴路。一般的存儲器的外部引腳為地址引腳、輸入輸出數據引腳、寫使能引腳、 讀使能引腳、片選引腳及電源引腳等。複雜的大規模存儲器將會有更為複雜 的外部引腳設置，但基本思想還是基於所述的一般存儲器。所以，本發明以 此為例闡述發明思想，但應當認識，本發明不局限於此。圖3示出了一個採用三維布局方式的相變存儲器晶片布局。001為一般存 儲±央，002為功能性存儲塊。120為一般存儲塊"下"層外圍電路，包括列選 通器121，行解碼器122，驅動電路和讀出靈敏放大電路123，邏輯控制和列 解碼器124，字線電平恢復器件125。 130為功能性存儲塊"下"層外圍電路， 除一般存儲塊具有的電路結構外，還多了功能模塊131。功能模塊131包括 偏置電路，邏輯控制電路等。這些電路結構可以放在一個功能性存儲塊中， 也可以由多個功能性存儲塊分別執行。總線126負責存儲塊與存儲塊之間的 通信，包括了地址信號，存儲塊使能信號，輸入輸出數據總線，寫使能，讀 使能，以及偏置電流，參考電壓等模擬信號。位於晶片四個角的存儲塊稱為 角存儲塊，其總線布線位置為垂直兩條矩形邊；位於晶片邊緣的存儲塊稱為 邊存儲塊，其總線布線位置為三條矩形邊；位於晶片中間的存儲塊稱為中間 存儲塊，其總線布置在矩形的每條邊上。下面重點闡述存儲塊之間通信方式。如圖4a所示。總線傳輸地址信號、 輸入輸出數據信號、片選信號、寫使能、讀使能、偏置電流、參考電壓和全 局控制信號。地址信號定位存儲塊器中的一個操作字節。寫使能和讀使能信 號確定選通的存儲塊進行的操作。偏置電流為存儲塊脈衝發生器提供偏置電 流，參考電壓為讀出比較用的電壓信號。全局控制信號使所有存儲塊能夠在 全局統一的時鐘步調下協同工作，防止出現冒險競爭現象。圖4b示出了存儲塊之間通信的執行方式。外部引腳將片選信號、地址信 號、輸入輸出數據信號、寫使能、讀使能加載到總線上。每個存儲塊再將自 身工作狀態以一定的編碼形式加載到全局控制信號上。功能性存儲塊將偏置 電流，參考電壓加載到總線上。總線經過每個存儲塊。存儲塊根據地址信號 的頭幾位和全局控制信號判斷本存儲塊是否要進行讀寫操作。以圖3存儲芯 片為例，共有9個存儲塊，需要有4位地址信號進行選擇。地址信號的頭四位作為選擇信號。假設左上角的存儲塊在地址信號頭四位為1101時要被操作的。那麼一旦地址信號出現這四位信號，存儲塊的邏輯控制部分立刻做出反 應，從總線上下載偏置電流和參考電壓，並且打開驅動電路和靈敏放大器， 此時如果全局控制信號上沒有其他存儲塊發出的操作信號，存儲塊便開始讀 寫操作，同時發送給全局控制信號一個操作信號，表明本存儲塊正出於工作狀態；如果有其他存儲塊發出的操作信號，那麼需要等待其他存儲塊完成操 作後，本存儲塊才能進行操作。 一個讀寫周期完成後，存儲塊發送一個結束 信號給全局控制信號，表明本存儲塊操作已完成。 一個存儲塊進行讀寫操作 時，存儲塊從總線上下載地址信號、寫使能、讀使能、輸入輸出數據信號。 如寫使能信號有效，則數據總線加載輸入數據，驅動電路根據輸入數據發送 RESET/SET電流信號，對相變存儲單元進行寫操作；如讀使能信號有效，則 數據總線傳送輸出數據，驅動電路發送READ電流信號，讀出靈敏放大器將 讀出的全擺幅信號加載到數據總線上。如果一個存儲塊不要進行讀寫操作， 則本地邏輯控制電路始終產生一個turn off信號保持字線高電平，並且關斷 驅動電路靈敏發大器等，維持較低的功耗；同時給全局控制信號發送一個終 止操作信號。對於功能性存儲塊，除了進行讀寫操作，還要執行其他的功能， 這些功能塊打開與否是根據總線上的片選信號決定。圖5示出了本發明所述的一般存儲塊001的示意圖。如圖所示，IIO為相 變存儲陣列。BLn、 BLn+l、 WLn、 WLn+l分別為第n條位線、第n+l條位 線、第n條字線、第n+l條字線。字線從存儲陣列內部引出，同一條字線可 以不止引出一條互連線到外圍電路。位線從存儲陣列兩邊引出，分別連接至下層外圍電路。120為底層外圍電路，採用標準CMOS工藝流片。121為列 選通器，可以是單個NMOS(或PMOS)電晶體，亦可以是一個NMOS與一個 PMOS的並聯結構。122為行解碼器。123為驅動電路和讀出靈敏放大電路。 以並行輸入輸出8位數據為例，此處放置8個結構相同的驅動電路和讀出靈 敏放大電路。124為邏輯控制部分以及列解碼器和塊解碼器。125為字線電平 恢復器件，用於恢復字線電平。126為總線，用於完成存儲塊之間的通信。如圖6所示，總線126將地址信號，輸入數據及各類邏輯控制信號發送至 122和124。如果片選信號有效且讀使能有效，那麼123發送一個讀脈衝信號， 靈敏放大器得到數據後加載輸出數據到總線，總線負責把輸出數據傳送至1/0 口；如果片選信號有效且寫使能有效，那麼123根據輸入數據發送寫脈衝信 號如輸入數據為"0"，則發送SET脈衝，為"1"，則發送RESET脈衝， 或釆用相反方式；如果片選信號無效，則關斷123，並保持所有字線為高電 平，以減小功耗。對應於相變存儲器而言，SET脈衝為一脈高較低脈寬較長 的脈衝信號，RESET脈衝為一脈高較高脈寬較短的脈衝信號，READ脈衝為 一低於相變閥值電壓的脈衝信號。對於123 —種可能的結構如圖7所示，RESET、 SET、 READ為脈衝信號， MP1， MP2， MP3為寬長比各不相同的MOS管，用於傳送脈高不同的電流 信號。選通門TG1， TG2， TG3用於選擇RESET, SET, READ脈衝。DL 連接至列選通器的一端，可直接操作相變存儲單元。MN0， MN1， MN2， MP4， MP5構成了一個靈敏放大器。當READ信號有效時， 一個低於相變閥 指電壓的電流脈衝信號被加載到相變存儲單元上，由於相變單元電阻特性的 不同("高阻"代表1 "，低阻代表"0"，或相反方式)，靈敏放大器將相變 存儲單元兩端的電壓與參考電壓項比較，讀出存儲數據。MNO可完全關斷該 靈敏放大器，在存儲塊沒有被選中時，可減小功耗。圖中turn off信號表示 了是否選中該存儲模塊。邏輯控制模塊及列解碼器和塊解碼器124主要作用是將總線上的地址信 號和全局控制信號轉化為turn off信號以關斷或打開存儲塊，同時對地址信 號進行解碼選通操作位線，並且提供RESET, SET, READ脈衝信號。對於功能性存儲塊002，如圖8所示，除了具有一般存儲塊001所有 的電路模塊外，還有對晶片起全局控制的功能模塊131。在相變存儲晶片中，這些功能模塊包括有塊解碼器、能隙基準源、偏置電流源、時序邏輯控制電 路等。這些功能模塊將會分布於一個或多個功能性存儲塊之中。由於功能性 存儲塊具有的外圍電路將會比一般存儲塊複雜，其外圍電路的布局也會更加 緊湊，面積有可能也會加大。相應地，存儲陣列的字線可能會比較長。對應 於較長的字線，為了解決翻轉速率的問題，採用字線電平恢復器件，加速字線的翻轉。如圖9所示，對於較長的字線WLn，在離行解碼器122—定距離 的地方插入字線電平恢復器件125。 125可以是一個NMOS管，或PMOS管， 或其他電路結構，目的是能夠加速字線的翻轉。
權利要求
1、三維立體結構的相變存儲器晶片的整體設計準則，包括相變存儲陣列、解碼器、驅動電路、讀出靈敏放大器、外圍控制電路，其特徵在於外圍電路埋置於存儲陣列下面，存儲陣列布滿整個存儲晶片。
2、 按權利要求1所述的三維立體結構的相變存儲器晶片的整體設計準 則，其特徵在於存儲陣列分為一般存儲塊和功能性存儲塊；存儲塊依布局位 置分為角存儲塊、邊存儲塊和中間存儲塊；其中角存儲塊通過相互垂直的邊 與周邊的存儲塊聯繫，邊緣存儲塊通過存儲塊的三條邊與周邊的存儲塊聯繫， 中間存儲塊通過存儲塊的四條邊與周邊的存儲塊聯繫。
3、 實施如權利要求1或2所述的三維立體結構的相變存儲器晶片的整體 設計準則的方法，其特徵在於對存儲陣列下面的外圍電路作一分割，利用總 線技術實現存儲塊與存儲塊之間的通信；存儲塊的最終拼接只需對齊總線位 置，存儲塊間的協同工作，通過總線實現。
4、 按權利要求3所述的三維立體結構的相變存儲器晶片的整體設計準則 的實施方法，其特徵在於存儲陣列中一般存儲塊"下"層的外圍電路包括列 選通器、行解碼器、驅動電路和讀出靈敏放大電路、邏輯控制和列解碼器、 字線電平恢復器件；存儲陣列中的功能性存儲塊"下"層的外圍電路，除一 般存儲塊具有的電路結構外，還多了功能模塊，功能模塊包括偏置電路、邏 輯控制電路。
5、 按權利要求4所述的三維立體結構的相變存儲器晶片的整體設計準則 的實施方法，其特徵在於所述的功能模塊電路結構放在一個功能性存儲塊中 或由多個功能性存儲塊分別執行。
6、 按權利要求3所述的三維立體結構的相變存儲器晶片的整體設計準則 的實施方法，其特徵在於功能性存儲塊的字線翻轉速度和電壓降是通過字線 電平恢復器件解決的，所述的字線電平恢復器件為一個NM0S管或PM0S管。
7、 按權利要求4所述的三維立體結構的相變存儲器晶片的整體設計準則 的實施方法，其特徵在於功能性存儲塊產生控制信號， 一般存儲塊接受控制信號。
8、 按權利要求4所述的三維立體結構的相變存儲器晶片的整體設計準則 的實施方法，其特徵在於一般存儲塊中，字線從存儲陣列的內部引出，同一 條字線不止引出一條互連線至外圍電路，位線從存儲陣列兩邊引出分別連接 至下層外圍電路。
9、 按權利要求3所述的三維立體結構的相變存儲器晶片的整體設計準則的實施方法，其特徵在於總線傳輸地址信號、輸入輸出數據信號、片選信號、寫使能、讀使能、偏置電流、參考電壓和全局控制信號；地址信號定位存儲 塊器中的一個操作字節；寫使能和讀使能信號確定選通的存儲塊進行的操作； 偏置電流為存儲塊脈衝發生器提供偏置電流，參考電壓為讀出比較用的電壓 信號；全局控制信號使所有存儲塊能夠在全局統一的時鐘步調下協同工作。
10、 按權利要求3或9所述的三維立體結構的相變存儲器晶片的整體設 計準則的實施方法，其特徵在於總線將地址信號、輸入數據及各類邏輯控制 信號發送至行解碼器、邏輯控制和列解碼器。
全文摘要
本發明針對三維立體結構相變存儲器晶片的電路設計準則及實現方法。為了最大限度的利用存儲器面積，本發明要求存儲陣列布滿整個存儲晶片。提出的電路結構是針對存儲陣列布滿整個存儲晶片這一特點的優化方案。存儲陣列能夠布滿整個存儲晶片是本發明最大的優勢之處。為了實現上述優勢，本發明首先對存儲陣列下的外圍電路作一合理分割，其次對分割後的外圍電路相互控制問題提出一套解決方案，最後基於上述兩點提出了外圍電路的拼接方案。以此在電路設計層面徹底實現三維立體結構相變存儲晶片。
文檔編號G11C16/02GK101236780SQ20081003392
公開日2008年8月6日 申請日期2008年2月26日 優先權日2008年2月26日
發明者晟 丁, 波 劉, 劉衛麗, 宋志棠, 民 寶, 封松林 申請人:中國科學院上海微系統與信息技術研究所