基於FPGA的DPRSoC自重構系統的耗時計算方法及應用的製作方法
2023-10-08 08:51:14 1
基於FPGA的DPR SoC自重構系統的耗時計算方法及應用的製作方法
【專利摘要】本發明公開了一種基於FPGA的DPR?SoC自重構系統的耗時計算方法，在DPR?SoC自重構系統進行動態實時重構過程中，依據數據的流向可分為三個互斥的耗時階段，分別為DMEM-PRO階段、PRO-ICAP階段和ICAP-CM階段，每個階段對應的耗時分別為：RTDMEM-PRO，為處理器將部分配置數據從外部存儲設備中讀取到本地內存的時間；RTPRO-ICAP，為部分配置數據從處理器本地內存轉移至重構控制器緩衝區的時間；RTICAP-CM，為部分配置數據從重構控制器的緩衝區域通過ICAP內部配置訪問埠寫入到FPGA配置空間的時間；得到DPR?SoC自重構系統的全局耗時RT等於上述三個階段的耗時之和。本發明還公開了一種基於耗時計算方法的性能評估方法。
【專利說明】基於FPGA的DPR SoC自重構系統的耗時計算方法及應用
【技術領域】
[0001]本發明涉及基於FPGA的DPR SoC自重構系統領域，尤其涉及一種基於FPGA的DPRSoC自重構系統的耗時計算方法及應用。
【背景技術】
[0002]為了面向密集型計算任務和海量數據處理對計算加速日益增長的苛刻需求，DPR動態部分可重構技術由於充分發揮了資源時分復用性，同時合理解決了摩爾定律帶來的挑戰，逐漸成為目前最具活力和發展前途的一項技術研究和解決策略。基於FPGA的DPR SoC自重構片上系統則充分利用了可編程器件和集成晶片超大規模、超高密度、超低功耗和最優性能等特性，近幾年在大數運算、基因重組與匹配、數字圖像處理、實時智能監控、圖像紋理填充、聲納波束合成、軍事目標匹配以及集成電路的計算機輔助設計等領域得以廣泛應用。
[0003]相對於利用通用處理器進行數據處理算法，DPR SoC自重構系統通過將純粹的軟體過渡為高速的硬體任務進行執行，從而提高了處理速度；相對於ASIC專用集成電路進行計算任務的處理，DPR SoC自重構系統將其從定製形式過渡為半定製形式,進一步節約了硬體成本，降低了開發周期。
[0004]雖然基於FPGA和總線通信架構的DPR SoC自重構系統利用模塊實時動態重載性質帶來的優勢以使得系統性能非線性增加，資源佔用大幅降低，但是同時也將性能優化和評估引入到該系統中，如何為其建模一套可靠性的耗時評測嵌入式通用系統和高精度的計算公式成為當務之急。高效通用的耗時測量系統和計算公式能夠為設計人員構建最優的DPR SoC自重構系統提供指導意義。
【發明內容】
[0005]本發明提供了一種基於FPGA的DPR SoC自重構系統耗時計算方法和性能評估模型，解決了當前系統無法實現定量性能評估及優化的問題，為性能與片上資源佔用之間的權衡提供了評測指標。
[0006]基於FPGA的DPR SoC自重構系統，至少包括嵌入式軟核、硬核處理器、重構專用控制器、總線、部分配置比特流存儲模塊、內存訪問控制器、可重構動態IP核模塊等，所有模塊掛載在主從總線或獨立的單總線上，共享總線帶寬的同時通過衝裁機制競爭總線的使用權。
[0007]所述耗時計算通用方法是在DPR SoC自重構系統的基礎上引入併集成自定義的定時測量IP核，用以分階段對系統整體耗時進行有效測量和評估，所述通用方法在進行測試數據整理和分析後，將依據數學方法進一步推導出高可靠性的計算公式。
[0008]一種基於FPGA的DPR SoC自重構系統的耗時計算方法，在DPR SoC自重構系統進行動態實時重構過程中，依據數據的流向可分為三個互斥的耗時階段，分別為DMEM-PRO階段、PRO-1CAP階段和ICAP-CM階段，每個階段對應的耗時分別為:[0009]RTdmem_peo,為處理器將部分配置數據從外部存儲設備中讀取到本地內存的時間；
[0010]rtpeo_icap,為部分配置數據從處理器本地內存轉移至重構控制器緩衝區的時間；[0011]RTkamm,為部分配置數據從重構控制器的緩衝區域通過ICAP內部配置訪問埠寫入到FPGA配置空間的時間；
[0012]算得DPR SoC自重構系統的全局耗時RT
[0013]RT-RTdmem_pro+RTprc1_icap+RTicap_cm。
[0014]本發明中，第一階段RTdmeshw的耗時，即嵌入式處理器將部分可配置數據從外部存儲設備中讀取到本地內存的時間，主要取決於內存訪問控制器的讀取帶寬。外部存儲設備類型以Compact Flash設備作為基準,嵌入式處理器以Microblaze作為基準,通過測量系統可測試並計算出SysACE控制器(用於訪問Compact Flash設備)的帶寬為0.63418MByte/s，同時Microblaze處理器的工作頻率為100MHz，處理的數據位寬為32bit。將外部存儲設備訪問控制器的類型因子(帶寬係數)定義為Dtype，不同嵌入式處理器工作頻率係數因子定義為Pfre，處理數據帶寬定義為Pdata，該階段的耗時計算公式為
[0015]
【權利要求】
1.一種基於FPGA的DPR SoC自重構系統的耗時計算方法，其特徵在於，在DPR SoC自重構系統進行動態實時重構過程中，依據數據的流向可分為三個互斥的耗時階段，分別為DMEM-PRO階段、PRO-1CAP階段和ICAP-CM階段，每個階段對應的耗時分別為: RTdmem-?，為處理器將部分配置數據從外部存儲設備中讀取到本地內存的時間； RTpeo_icap,為部分配置數據從處理器本地內存轉移至重構控制器緩衝區的時間； RTrap-O1,為部分配置數據從重構控制器的緩衝區域通過ICAP內部配置訪問埠寫入到FPGA配置空間的時間； 算得DPR SoC自重構系統的全局耗時RT
RT_RTDMEM_PIi0+RTpRC1_ICAp+RTICAp_CM。
2.如權利要求1所述的基於FPGA的DPRSoC自重構系統的耗時計算方法，其特徵在於，所述DMEM-PRO階段的耗時為
3.如權利要求1所述的基於FPGA的DPRSoC自重構系統的耗時計算方法，其特徵在於，所述PRO-1CAP階段的耗時為
4.如權利要求1所述的基於FPGA的DPRSoC自重構系統的耗時計算方法，其特徵在於，所述ICAP-CM階段的耗時為
5.如權利要求1所述的基於FPGA的DPRSoC自重構系統的耗時計算方法，其特徵在於，所述的DPR SoC自重構系統的全局耗時RT還包括額外的耗時開銷RTadditim，則
RT-RTDMEM_pEQ+RTpEQ_ICAp+RTICAp_CM+RTaddition 其中，RTaddition為常量，包括確保安全性的配置代碼分析時間，可重構器件的初始化和啟動時間，處理器向重構控制器發送合適指令的時間，配置數據從用戶空間到Linux內核的拷貝時間。
6.一種基於權利要求1~5任一項所述的耗時計算方法的性能評估方法,其特徵在於，用於性能評估的指標向量ARPT為
【文檔編號】G06F19/00GK103455714SQ201310365661
【公開日】2013年12月18日 申請日期:2013年8月20日 優先權日:2013年8月20日
【發明者】張亮, 沈沛意, 宋娟, 董洛兵, 劉春紅, 鄭凌, 蔡玉鑫 申請人:西安電子科技大學