用於執行拷貝回存操作的方法以及快閃記憶體存儲設備的製作方法

2023-10-04 10:23:04

專利名稱：用於執行拷貝回存操作的方法以及快閃記憶體存儲設備的製作方法
技術領域：
本發明有關於快閃記憶體存儲器，尤其有關於快閃記憶體存儲器的拷貝回存(copy back)運作。
背景技術：
快閃記憶體存儲設備(比如存儲器卡)為主機存儲數據。當主機想要存儲數據時，主機 則將數據發送到快閃記憶體存儲設備進行存儲。當主機需要數據時，快閃記憶體存儲設備則檢索其存儲 器儲的數據並將數據發送到主機。快閃記憶體存儲設備通常包括一控制器和一快閃記憶體存儲器，其中 快閃記憶體存儲器用於數據存儲，控制器用於從主機接收存取命令並根據存取命令對快閃記憶體存儲器 中存儲的數據進行存取。若快閃記憶體存儲設備的控制器想要將存儲在快閃記憶體存儲器第一地址的數據拷貝到快閃記憶體 存儲器的第二地址，控制器則通常發送拷貝回存命令至快閃記憶體存儲器。為了避免損害數據，通 常將數據以錯誤校正碼(Error Correction Code, ECC)格式存儲。參照圖1，圖1是執行 拷貝回存命令的方法100的流程圖。控制器首先向快閃記憶體存儲器發送一個拷貝回存命令(步 驟102)。當快閃記憶體存儲器接收到拷貝回存命令時，快閃記憶體存儲器則根據拷貝回存命令從第一地 址檢索第一 ECC數據，並將第一 ECC數據發送到控制器。控制器接著從快閃記憶體存儲器接收第 一 ECC數據(步驟106)。於步驟108，控制器對第一 ECC數據解碼並執行錯誤校正以獲得 與第一 ECC數據對應的已校正原始數據(source data)。然後，控制器根據已校正原始數 據編碼一奇偶校驗位(parity)，並接著將已校正原始數據與奇偶校驗位結合來獲取一第二 ECC數據(步驟110)。控制器隨後將第二 ECC數據發送到快閃記憶體存儲器(步驟112)。快閃記憶體 存儲器接收第二 ECC數據後，控制器發送程序命令至快閃記憶體存儲器以指示快閃記憶體存儲器將第二 ECC數據存儲到第二地址(步驟114)。參照圖2，圖2是在控制器和快閃記憶體存儲器之間傳送的用於執行拷貝回存命令的信 號時序架構示意圖。在時間段T21期間，控制器經由輸入/輸出總線發送拷貝回存命令，該 拷貝回存命令例如拷貝回存讀取命令(圖中所示拷貝回存讀取1和拷貝回存讀取2)，包括 第一地址。在時間段T22期間，快閃記憶體存儲器從第一地址讀取第一 ECC數據，並在讀取第一 ECC數據時，將在控制器和快閃記憶體存儲器間傳送的就緒/忙(ready/busy)信號(如圖中所示 RY/BY)拉低(圖中所示tR)。在時間段T23期間，快閃記憶體存儲器經由1/0總線將第一 ECC數 據發送到控制器(如圖所示數據輸出)。接著在時間段T24期間，控制器根據第一 ECC數據 產生第二 ECC數據後，控制器經由1/0總線將第二 ECC數據和第二地址發送到第一快閃記憶體存 儲器。操作202用於將第二 ECC數據從控制器發送到快閃記憶體存儲器，第二 ECC數據可以為連 續輸入，也可為跳躍輸入，例如圖中所示隨機數據輸入。隨後在時間段T25期間，控制器經 由1/0總線將程序命令發送到快閃記憶體存儲器，拷貝回存程序1和拷貝回存程序2構成完整的拷貝回存命令。在時間段T26期間，快閃記憶體存儲器將第二 ECC數據存儲到第二地址，並在存儲 第二 ECC數據時，拉低就緒/忙信號(圖中所示tPROG)。然而，在操作202將第二 ECC數據從控制器發送到快閃記憶體存儲器需要很長一個時間 段，並造成對拷貝回存命令的延遲執行。此外，若快閃記憶體存儲器輸出的第一 ECC數據不包括錯 誤位，則第一 ECC數據與控制器發送快閃記憶體存儲器的第二 ECC數據相同，傳送第二 ECC數據就 成為多餘。因此需要一種執行拷貝回存命令的方法來提升快閃記憶體存儲設備的性能。

發明內容
有鑑於此，本發明提供一種用於執行拷貝回存操作的方法以及快閃記憶體存儲設備。本發明一個實施例提供一種用於執行拷貝回存操作的方法，包括發送拷貝回存 命令至快閃記憶體存儲器，以從第一地址讀取第一 ECC數據；從快閃記憶體存儲器接收第一 ECC數據；譯 碼第一 ECC數據，而不執行錯誤校正，以計算第一 ECC數據的失敗計數；比較失敗計數與第 一閾值；以及若失敗計數小於第一閾值，則發送第一程序命令至快閃記憶體存儲器以將第一 ECC 數據存儲至快閃記憶體存儲器的第二地址，其中若失敗計數小於第一閾值，第一 ECC數據則不發 送回快閃記憶體存儲器。本發明另一個實施例提供一種快閃記憶體存儲設備，包括快閃記憶體存儲器，用於在第一地址 存儲第一ECC數據；以及控制器，用於將拷貝回存命令發送至快閃記憶體存儲器以讀取第一ECC數 據、從快閃記憶體存儲器接收第一 ECC數據、解碼第一 ECC數據而不執行錯誤校正以計算第一 ECC 數據的失敗計數、比較失敗計數與第一閾值，以及若失敗計數小於第一閾值則發送第一程 序命令至快閃記憶體存儲器以將第一 ECC數據存儲至第二地址，其中若失敗計數小於第一閾值， 控制器則不將第一 ECC數據發送回快閃記憶體存儲器。本發明另一個實施例提供一種用於執行拷貝回存操作的方法，包括發送2-平面 拷貝回存命令至第一快閃記憶體存儲器和第二快閃記憶體存儲器，以讀取第一ECC數據和第二ECC數據； 從第一快閃記憶體存儲器接收第一 ECC數據；從第二快閃記憶體存儲器接收第二 ECC數據；解碼第一 ECC 數據，以計算第一 ECC數據的第一失敗計數；若第一失敗計數小於一第一閾值，則發送第一 程序命令至第一快閃記憶體存儲器以將第一 ECC數據存儲至第一快閃記憶體存儲器；解碼第二 ECC數據， 以計算第二 ECC數據的第二失敗計數；以及若第二失敗計數小於第一閾值，則發送第二程 序命令至第二快閃記憶體存儲器以將第二 ECC數據存儲至第二快閃記憶體存儲器；其中若第一失敗計數 小於第一閾值，第一 ECC數據則不發送回第一快閃記憶體存儲器，若第二失敗計數小於第二閾值， 第二 ECC數據則不發送回第二快閃記憶體存儲器。通過利用本發明，能夠更有效的執行拷貝回存操作，提升了快閃記憶體存儲設備的性能。如下詳述其他實施例和優勢。本部分內容並非對發明作限定，本發明範圍由權利 要求所限定。


圖1是執行拷貝回存命令的方法的流程圖。圖2是在控制器和快閃記憶體存儲器之間傳送的用於執行拷貝回存命令的信號時序架 構示意圖。圖3是根據本發明的快閃記憶體存儲設備的方塊示意圖。
圖4是根據本發明執行拷貝回存操作的方法的流程圖。圖5是控制器和快閃記憶體存儲器之間傳送的信號的時序示意圖，其中該信號系根據圖 4所示的方法執行拷貝回存操作。圖6是根據本發明執行拷貝回存操作的方法的另一實施例流程圖，分圖6A和圖 6B。圖7是控制器和快閃記憶體存儲器之間傳送的信號的時序示意圖，其中該信號系根據圖 6所示的方法執行拷貝回存操作。圖8是以2-平面模式運作的兩個快閃記憶體存儲器的架構示意圖。圖9是在控制器和運作於雙機模式下的兩個快閃記憶體存儲器之間傳送的信號時序的 實施例示意圖，分圖9A和圖9B，其中信號系根據本發明的一實施例執行拷貝回存操作。
具體實施例方式如下詳述其他實施例和優勢。本部分內容並非對發明作限定，本發明範圍由申請 專利範圍所限定。參照圖3，圖3是根據本發明的快閃記憶體存儲設備304的方塊示意圖。快閃記憶體存儲設備 304耦接於主機302並為主機302存儲數據。在一個實施例中，快閃記憶體存儲設備304包括控制 器312和快閃記憶體存儲器314。快閃記憶體存儲器314用於數據存儲。控制器312從主機302接收存 取命令或根據存取命令對快閃記憶體存儲器314中存儲的數據進行存取，其中快閃記憶體存儲器中的數 據以ECC格式存儲。舉例來說，ECC格式為BCH(Bose and Ray-Chaudhuri)碼格式或李德 所羅門(Reed-Solomon，RS)碼格式或低密度奇偶校驗位碼(Low Density Parity Check, LDOC)格式。在一個實施例中，控制器312包括ECC單元322和存儲器(即控制器緩衝器 324)。ECC單元322負責對錯誤校正碼編碼和解碼。當主機302發送寫原始數據至控制器 312時，ECC單元322則根據寫原始數據對ECC數據編碼。接著將ECC數據發送到快閃記憶體存 儲器，且快閃記憶體存儲器314存諸ECC數據。當快閃記憶體存儲器314讀取其內存儲的ECC數據且將 ECC數據發送到控制器312時，ECC單元322則對ECC數據解碼來獲取讀原始數據，且控制 器312發送讀原始數據至主機302。有時控制器312必須將第一地址中存儲的ECC數據拷貝到快閃記憶體存儲器314的第二 地址中。控制器312發送拷貝回存命令至快閃記憶體存儲器314以指示快閃記憶體存儲設備304執行前 述操作。注意，控制器緩衝器324可作為用來將從快閃記憶體存儲器314拷貝的數據進行存儲的 控制器緩衝器。控制器緩衝器324不同於快閃記憶體存儲器314中實施的緩衝器(圖中未示)，控 制器緩衝器324可在控制器312外部或內部實現。參照圖4，圖4是根據本發明執行拷貝回存操作的方法400的流程圖。其中從步驟 402至410再到414的處理可看作「沒有緩衝過程」，步驟410至422的處理可看作「錯誤處 理過程」。首先，控制器312發送拷貝回存命令至快閃記憶體存儲器314(步驟402)。當快閃記憶體存儲 器314接收拷貝回存命令時，快閃記憶體存諸器314根據拷貝回存命令從第一地址檢索第一 ECC 數據，並將第一 ECC數據發送至控制器312。控制器312從快閃記憶體存儲器314接收第一 ECC數 據(步驟406)。控制器312的ECC單元322接著解碼第一 ECC數據(步驟408)。不同於圖1所示 的步驟108，ECC單元322不執行錯誤校正來校正第一 ECC數據的原始數據錯誤。而是ECC
7單元322根據第一 ECC數據的解碼結果計算第一 ECC數據的失敗計數(步驟408)。控制 器312接著將失敗計數與閾值比較(步驟410)。當失敗計數小於閾值時，第一 ECC數據則 包括很少錯誤或者沒有錯誤。因此，控制器312判定第一 ECC數據不需要錯誤校正。然後， 控制器312直接發送程序命令至快閃記憶體存儲器314 (步驟414)。由於快閃記憶體存儲器314將第一 ECC數據存儲在快閃記憶體存儲器314的內部快閃記憶體緩衝器中(圖中未示)，因此當快閃記憶體存儲器314 從控制器312接收程序命令時，快閃記憶體存儲器314根據該程序命令直接將快閃記憶體緩衝器中存儲 的第一 ECC數據寫入第二地址。當失敗計數大於閾值時(步驟410)，控制器312則需要再次從快閃記憶體存儲器314中 接收第一 ECC數據(步驟406』)，然後ECC單元322解碼第一 ECC數據並執行錯誤校正(步 驟408』)。ECC單元322接著獲取與第一 ECC數據對應的已校正原始數據(步驟418)。ECC 單元322隨後根據已校正原始數據編碼一奇偶校驗位，並將已校正原始數據與奇偶校驗位 結合來獲取第二 ECC數據(步驟420)。控制器312隨後將第二 ECC數據發送到快閃記憶體存儲 器314 (步驟422)。快閃記憶體存儲器314接收第二 ECC數據後，控制器312發送程序命令至快閃記憶體 存儲器314，以指示快閃記憶體存儲器314將第二 ECC數據存儲到第二地址(步驟414)。需注意， 若在步驟406控制器312接收的第一 ECC數據已存儲在了控制器緩衝器324中，則控制器 312不需再次接收第一 ECC數據，因此可忽略步驟406』。而且，若於步驟408解碼第一 ECC 數據的結果已存儲在了控制器緩衝器324中，則控制器312不需在步驟408』對第一 ECC數 據解碼，因此步驟408』僅執行錯誤校正。於是，相較於圖1所示的傳統方法100，若失敗計數小於閾值，控制器312則不對第 一 ECC數據執行錯誤校正，也不根據與第一 ECC數據對應的已校正原始數據對第二 ECC數 據編碼，並且也不將第二 ECC數據發送到快閃記憶體存儲器314。因此通過控制器312完成拷貝回 存操作的時間減少了。同時，相較於傳統方法，能夠更有效的執行拷貝回存操作，提升了閃 存存儲設備304的性能。參照圖5，圖5是控制器312和快閃記憶體存儲器314之間傳送的信號的時序示意圖，其 中該信號系根據圖4所示的方法400執行拷貝回存操作。在時間段T51期間，控制器312經 由I/O總線發送拷貝回存命令至快閃記憶體存儲器314，該拷貝回存命令包括第一地址。在時間 段T52期間，快閃記憶體存儲器314從第一地址讀取第一 ECC數據，並在讀取第一 ECC數據時，將在 控制器312和快閃記憶體存儲器314間傳送的就緒/忙信號拉低。在時間段T53期間，快閃記憶體存儲器 314接著經由I/O總線將第一 ECC數據發送到控制器312。控制器312計算第一 ECC數據 的失敗計數。若第一 ECC數據的失敗計數小於閾值，控制器312則在時間段T54期間直接經 由I/O總線將程序命令發送至快閃記憶體存儲器314，其中程序命令包括第二地址。在時間段T55 期間，快閃記憶體存儲器314將第一 ECC數據存儲到第二地址，並在存儲第一 ECC數據時，拉低就 緒/忙信號。相較於圖2所示的信號時序，忽略了用於將第二 ECC數據從控制器發送到閃 存存儲器的操作202。因此，圖5所示的拷貝回存操作相較於傳統方法能夠更有效的執行。參照圖6，圖6是根據本發明執行拷貝回存操作的方法600的另一實施例流程圖， 分圖6A和圖6B。其中從步驟602至610再到614的處理可看作「沒有緩衝過程」，步驟610 至624或630的處理可看作「錯誤處理過程」。首先，控制器312發送拷貝回存命令至快閃記憶體 存儲器314 (步驟602)。當快閃記憶體存儲器314接收拷貝回存命令時，快閃記憶體存儲器314根據拷 貝回存命令從第一地址檢索第一 ECC數據，並發送第一 ECC數據至控制器312。控制器312接著從快閃記憶體存儲器314接收第一 ECC數據(步驟606)。控制器312的ECC單元322解碼 第一 ECC數據，且ECC單元322根據第一 ECC數據的解碼結果計算第一 ECC數據的失敗計 數(步驟608)。控制器312接著將失敗計數與閾值比較(步驟610)。當失敗計數小於第 一閾值時，第一 ECC數據則包括很少錯誤或者沒有錯誤，控制器312判定第一 ECC數據不需 要錯誤校正。因此，控制器312直接將程序命令發送至快閃記憶體存儲器314 (步驟614)。由於閃 存存儲器314將第一 ECC數據存儲在緩衝器中，因此當快閃記憶體存儲器314從控制器312接收 程序命令時，快閃記憶體存儲器314根據該程序命令直接將緩衝器中存儲的第一 ECC數據寫入第 二地址。當失敗計數大於閾值時(步驟610)，第一 ECC數據報括一些錯誤或很多錯誤。因 此，控制器312將錯誤計數與第二閾值比較(步驟618)，其中第二閾值大於第一閾值。若失 敗計數小於第二閾值(步驟618)，控制器312則判定第一 ECC數據報括一些需要校正的錯 誤區段(error segment)。首先，控制器312再次接收快閃記憶體存儲器314輸出的第一 ECC數據 (步驟606』)，然後ECC單元322對第一 ECC數據解碼並執行部分錯誤校正以從第一 ECC數 據判定至少一個包括錯誤位的錯誤區段(步驟608』)。ECC單元322接著校正至少一個錯 誤區段的錯誤位，以獲取至少一個已校正數據區段(步驟620)。ECC單元322隨後根據已 校正數據區段編碼一部分奇偶校驗位(步驟622)。控制器312將已校正數據區段與部分 奇偶校驗位發送至快閃記憶體存儲器314 (步驟624)，並接著發送程序命令至快閃記憶體存儲器314 (步 驟614)。若快閃記憶體存儲器314接收程序命令，快閃記憶體存儲器314根據已校正數據區段對緩衝器 中存儲的第一 ECC數據作修正，以及根據程序命令對部分奇偶校驗位作修正，並將已修正 的第一 ECC數據存儲到第二地址。由於ECC單元322僅需要校正第一 ECC數據的一些錯誤 區段，並僅編碼與已校正數據區段對應的部分奇偶校驗位，因此ECC單元322的工作量降低 了。此外，由於控制器312僅需要將已校正數據區段和部分奇偶校驗位傳送到快閃記憶體存儲器 314，因此，用於執行拷貝回存操作的整個時間段也降低了。若失敗計數增加，則意味著第一 ECC數據大於第二閾值(步驟618)，控制器312 判定第一 ECC數據報括很多錯誤，並再次接收快閃記憶體存儲器314輸出的第一 ECC數據(步驟 606」)。ECC單元322隨後解碼第一 ECC數據並執行全部錯誤校正(步驟608」)，以及獲取 與第一 ECC數據對應的已校正原始數據(步驟626)。ECC單元322接著相應於已校正原始 數據編碼一奇偶校驗位並將已校正原始數據與奇偶校驗位結合獲得第二 ECC數據(步驟 628)。控制器312接著將第二 ECC數據發送到快閃記憶體存儲器314 (步驟630)。快閃記憶體存儲器314 接收第二 ECC數據後，控制器312發送程序命令至快閃記憶體存儲器314以指示快閃記憶體存儲器314 將第二 ECC數據存儲到第二地址(步驟614)。從上述描述可知，若失敗計數增加，則方法600中「錯誤處理過程」的錯誤校正從 部分錯誤校正轉變為全部錯誤校正。需注意，步驟610至624的「錯誤處理過程」與步驟610 至630的「錯誤處理過程」處理相同數據(即第一 ECC數據)，因此，在兩個錯誤處理過程分 別處理部分錯誤校正或全部錯誤校正後，步驟624中的已校正數據區段、部分奇偶校驗位 與步驟630中的第二 ECC數據相同。於是，相較於圖1所示的傳統方法100，若失敗計數小於第一閾值，控制器312則不 對第一 ECC數據執行錯誤校正，也不根據與第一 ECC數據對應的已校正原始數據對第二 ECC 數據編碼，而且也不將第二 ECC數據發送到快閃記憶體存儲器314。因此，通過控制器312完成拷貝回存操作的時間段減少了。同時，相較於傳統方法，能夠更有效的執行拷貝回存操作，提 升了快閃記憶體存儲設備304的性能。需注意，若在步驟606控制器312接收的第一 ECC數據已 存儲在了控制器緩衝器324中，則控制器312不需再次接收第一 ECC數據，因此可忽略步驟 606』和606」。而且，若於步驟608解碼第一 ECC數據的結果已存儲在了控制器緩衝器324 中，則控制器312不需在步驟608』和608」對第一 ECC數據解碼，因此步驟608』僅執行部 分錯誤校正，步驟608」僅執行全部錯誤校正。比較圖6所示的方法600和圖4所示的方法 400，方法600比方法400利用更多閾值，因此方法600能夠更精確地控制處理且更有效。根據圖6所示的方法600，控制器312計算第一 ECC數據的失敗計數並將失敗計數 與第一閾值和第二閾值比較，以決定第一 ECC數據的後續處理方式。若失敗計數小於第一 閾值，則沒有數據發送回快閃記憶體存儲器314執行拷貝回存命令，且用於執行拷貝回存命令的 信號時序如圖5所示。若失敗計數大於第二閾值，則執行全部錯誤校正以產生第二 ECC數 據並發送回快閃記憶體存儲器314，且用於執行拷貝回存命令的信號時序如圖2所示。若失敗計數 大於第一閾值且小於第二閾值，則執行部分錯誤校正以產生錯誤數據區段並發送回快閃記憶體存 儲器314，且用於執行拷貝回存命令的信號時序如圖7所示。參照圖7，圖7是控制器312和快閃記憶體存儲器314之間傳送的信號的時序示意圖，其 中該信號系根據圖6所示的方法600執行拷貝回存操作。在時間段T71期間，控制器312經 由一 I/O總線發送一拷貝回存命令至快閃記憶體存儲器314，該拷貝回存命令包括第一地址。在 時間段T72期間，快閃記憶體存儲器314從第一地址讀取第一 ECC數據，並在讀取第一 ECC數據時， 將在控制器312和快閃記憶體存儲器314間傳送的就緒/忙信號拉低。在時間段T73期間，快閃記憶體存 儲器314經由I/O總線將第一 ECC數據發送到控制器312。控制器312接著計算第一 ECC 數據的失敗計數。若第一 ECC數據的失敗計數大於第一閾值並小於第二閾值，ECC單元322 則產生第一 ECC數據的已校正數據區段和部分奇偶校驗位。在時間段T74期間，控制器312 發送已校正數據區段和部分奇偶校驗位至快閃記憶體存儲器314。在時間段T75期間，控制器312 經由I/O總線發送程序命令至快閃記憶體存儲器314。在時間段T76期間，快閃記憶體存儲器314根據已 校正數據區段和部分奇偶校驗位對第一 ECC數據作修正，以及將已修正的第一 ECC數據存 儲到第二地址，並在存儲第一 ECC數據時拉低就緒/忙信號。相較於圖2所示的信號時序， 以操作702取代了操作202，其中操作702用於僅傳送已校正數據區段和部分奇偶校驗位， 操作202用於將全部第二 ECC數據從控制器發送到快閃記憶體存儲器。因此，操作702比操作202 需要更短的時間段，且圖7所示的拷貝回存操作相較於圖2所示的拷貝回存操作更加有效。在一個實施例中，快閃記憶體存儲設備包括控制器806和兩個快閃記憶體存儲器，控制器806對 2_平面模式(two-plane mode)的快閃記憶體存儲器中存儲的數據進行存取。參照圖8，圖8是 以2-平面模式運作的快閃記憶體存儲器802和804的架構示意圖。平面-0快閃記憶體存儲器802和 平面-1快閃記憶體存儲器804具有相同的容量。假設控制器806想要在兩個快閃記憶體存儲器802和 804上執行拷貝回存操作，控制器806則首先發送2-平面(2-plane)拷貝回存命令至快閃記憶體 存儲器802和804。快閃記憶體存儲器802和804接著分別從原始頁(source page) 812和822中 讀取數據並將讀出的數據存儲在緩衝器816和826 (步驟Si)。平面-0快閃記憶體存儲器802的 緩衝器816接著輸出其內儲存的讀出數據至控制器806 (步驟S2)。控制器806隨後對平 面-0快閃記憶體存儲器802的讀出數據的錯誤進行校正，以獲取已校正數據並將已校正數據發送 回平面-0快閃記憶體存儲器802的緩衝器816 (步驟S3)。平面-1快閃記憶體存儲器804的緩衝器826輸出其內儲存的讀出數據至控制器806 (步驟S4)。控制器806接著對平面-1快閃記憶體存儲器 804的讀出數據的錯誤進行校正，以獲取已校正數據並接著將已校正數據發送回平面-1閃 存存儲器804的緩衝器826 (步驟S5)。最終，控制器806發送2-平面程序命令至快閃記憶體存儲 器802和804，且快閃記憶體存儲器802和804將存儲在緩衝器816和826中的已校正數據存儲至 目標頁814和824(步驟S6)。需注意，若緩衝器816和826是控制器實現的控制器緩衝器，則上述步驟順序可以 是「步驟S2、步驟S3、步驟S4和步驟S5」。若緩衝器816和826是位於快閃記憶體存儲器內部的 快閃記憶體緩衝器，則上述步驟順序可以是「步驟S2、步驟S4、步驟S3和步驟S5」。以2-平面模式操作的快閃記憶體存儲器根據本發明(圖4和圖6所示)也可執行拷貝 回存操作。參照圖9，圖9是在控制器和運作於雙機模式下的兩個快閃記憶體存儲器802與804之 間傳送的信號時序的實施例示意圖，分圖9A和圖9B，其中信號系根據本發明的一實施例執 行拷貝回存操作。在時間段T1期間，控制器經由一 I/O總線發送一拷貝回存命令至快閃記憶體存 儲器802和804，圖中所示的2-平面拷貝回存讀取1-1、2_平面拷貝回存讀取1_2和2-平 面拷貝回存讀取2構成第一 ECC數據和第二 ECC數據的拷貝回存讀取命令，列地址1和列 地址2分別為第一 ECC數據和第二 ECC數據的列位。在時間段T2期間，快閃記憶體存儲器802和 804分別從原始頁812和822讀取第一 ECC數據和第二 ECC數據，並在讀取第一 ECC數據 時，將傳送至控制器的就緒/忙信號拉低。在時間段T3和T4期間，快閃記憶體存儲器802經由I/ 0總線將第一 ECC數據發送到控制器，圖中所示的2-平面隨機數據輸出1-1、2_平面隨機數 據輸出1-2和2-平面隨機數據輸出2構成第一 ECC數據的輸出。在時間段T5和T6期間， 快閃記憶體存儲器804還經由I/O總線將第二 ECC數據發送到控制器，圖中所示的2-平面隨機數 據輸出1-1、2_平面隨機數據輸出1-2和2-平面隨機數據輸出2構成第二 ECC數據的輸出。控制器接著計算第一 ECC數據的失敗計數。若第一 ECC數據的失敗計數小於第一 閾值，控制器則在時間段T7和T9期間經由I/O總線直接發送程序命令至快閃記憶體存儲器802，跳 過在時間段T8期間的數據傳送操作。快閃記憶體存儲器802接著將第一 ECC數據存儲至平面-0 的目標頁814，圖中所示的2-平面拷貝回存程序1-1和2-平面拷貝回存程序1-2構成第 一 ECC數據的拷貝回存命令。在時間段Tltl期間，快閃記憶體存儲器將操作平面從平面-0轉換為 平面-1，並拉低就緒/忙信號。若第一 ECC數據的第一失敗計數大於第一閾值而小於第二 閾值，則在時間段T8期間，控制器也發送已校正數據區段和部分奇偶校驗位至快閃記憶體存儲器 802，並在時間段T9期間，發送程序命令至快閃記憶體存儲器802。快閃記憶體存儲器802根據已校正數 據區段和部分奇偶校驗位校正第一 ECC數據後，快閃記憶體存儲器802則將已校正第一 ECC數據 存儲至目標頁814，並在時間段Tltl期間存儲已校正的第一 ECC數據時拉低就緒/忙信號。控制器接著計算第二 ECC數據的第二失敗計數。若第二 ECC數據的第二失敗計數 小於第一閾值，則在時間段T11和T13期間，控制器經由I/O總線直接發送程序命令至快閃記憶體存 儲器804，跳過在時間段T12期間的數據傳送操作，圖中所示的2-平面拷貝回存程序2-1和 2-平面拷貝回存程序2-2構成第二 ECC數據的拷貝回存命令。在時間段T14期間，快閃記憶體存 儲器804將第二 ECC數據存儲至目標頁824，並在存儲第二 ECC數據時拉低就緒/忙信號。 若第二 ECC數據的第二失敗計數大於第一閾值而小於第二閾值，則在時間段T12期間，控制 器也發送已校正數據區段和部分奇偶校驗位至快閃記憶體存儲器804，並接著在時間段T13期間， 發送程序命令至快閃記憶體存儲器804。快閃記憶體存儲器804根據已校正數據區段和部分奇偶校驗位
11校正第二 ECC數據後，快閃記憶體存儲器804則將已校正第二 ECC數據存儲至目標頁824。在時間 段T14期間拉低就緒/忙信號，並將操作平面轉換回平面-0。圖中所示操作902和904為 略過或部分校正。 雖然本發明已就較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技 術領域中普通技術人員，在不脫離本發明的精神和範圍內，當可作各種的變更和潤飾。因 此，本發明的保護範圍當視之前的權利要求書所界定為準。
權利要求
一種用於執行拷貝回存操作的方法，其特徵在於，包括發送拷貝回存命令至快閃記憶體存儲器，以從第一地址讀取第一錯誤校正碼數據；從所述快閃記憶體存儲器接收所述第一錯誤校正碼數據；解碼所述第一錯誤校正碼數據，而不執行錯誤校正，以計算所述第一錯誤校正碼數據的失敗計數；比較所述失敗計數與第一閾值；以及若所述失敗計數小於所述第一閾值，則發送第一程序命令至所述快閃記憶體存儲器以將所述第一錯誤校正碼數據存儲至所述快閃記憶體存儲器的第二地址，其中若所述失敗計數小於所述第一閾值，所述第一錯誤校正碼數據則不發送回所述快閃記憶體存儲器。
2.如權利要求1所述的用於執行拷貝回存操作的方法，其特徵在於，所述方法還包括 若所述失敗計數大於所述第一閾值，則執行錯誤校正；對所述第一錯誤校正碼數據的原始數據的錯誤進行校正，以獲取已校正原始數據； 根據所述已校正原始數據編碼奇偶校驗位，並將所述已校正原始數據與所述奇偶校驗 位結合來獲取第二錯誤校正碼數據；以及發送第二程序命令至所述快閃記憶體存儲器以將所述第二錯誤校正碼數據存儲至所述快閃記憶體 存儲器的所述第二地址。
3.如權利要求1所述的用於執行拷貝回存操作的方法，其特徵在於，所述方法還包括 若所述失敗計數大於所述第一閾值，則比較所述失敗計數與第二閾值，其中所述第二閾值大於所述第一閾值；若所述失敗計數小於所述第二閾值，則執行部分錯誤校正；對所述第一錯誤校正碼數據的至少一個錯誤區段進行校正，以獲取至少一個已校正數 據區段；根據所述已校正數據區段編碼一部分奇偶校驗位；將所述已校正數據區段和所述部分奇偶校驗位發送至所述快閃記憶體存儲器；以及 在所述快閃記憶體存儲器根據所述已校正數據區段和所述部分奇偶校驗位對所述第一錯誤 校正碼數據進行修正以獲取第二錯誤校正碼數據之後，發送第二程序命令至所述快閃記憶體存儲 器以將所述第二錯誤校正碼數據存儲至所述快閃記憶體存儲器的所述第二地址。
4.如權利要求3所述的用於執行拷貝回存操作的方法，其特徵在於，所述方法還包括 若所述失敗計數大於所述第二閾值，則執行全部錯誤校正；對所述第一錯誤校正碼數據的原始數據的錯誤進行校正，以獲取已校正原始數據； 根據所述已校正原始數據編碼奇偶校驗位，並將所述已校正原始數據和所述奇偶校驗 位結合來獲取所述第二錯誤校正碼數據；將所述第二錯誤校正碼數據發送至所述快閃記憶體存儲器；以及將所述第二程序命令發送至所述快閃記憶體存儲器以將所述第二錯誤校正碼數據存儲至所 述快閃記憶體存儲器的所述第二地址。
5.如權利要求1所述的用於執行拷貝回存操作的方法，其特徵在於，將所述拷貝回存 命令發送至所述快閃記憶體存儲器的步驟還包括將所述第一地址發送至所述快閃記憶體存儲器，以從所 述第一地址讀取所述第一錯誤校正碼數據。
6.如權利要求1所述的用於執行拷貝回存操作的方法，其特徵在於，將所述第一程序 命令發送至所述快閃記憶體存儲器的步驟還包括將所述第二地址發送至所述快閃記憶體存儲器，以將所 述第一錯誤校正碼數據存儲至所述第二地址。
7.如權利要求2所述的用於執行拷貝回存操作的方法，其特徵在於，所述第一錯誤校 正碼數據和所述第二錯誤校正碼數據是BCH碼或李德所羅門碼或低密度奇偶校驗位碼。
8.—種快閃記憶體存儲設備，其特徵在於，包括快閃記憶體存儲器，用於在第一地址存儲第一錯誤校正碼數據；以及控制器，用於將拷貝回存命令發送至所述快閃記憶體存儲器以讀取所述第一錯誤校正碼數 據、從所述快閃記憶體存儲器接收所述第一錯誤校正碼數據、解碼所述第一錯誤校正碼數據而不 執行錯誤校正以計算所述第一錯誤校正碼數據的失敗計數、比較所述失敗計數與第一閾 值，以及若所述失敗計數小於所述第一閾值則發送第一程序命令至所述快閃記憶體存儲器以將所 述第一錯誤校正碼數據存儲至第二地址，其中若所述失敗計數小於所述第一閾值，所述控制器則不將所述第一錯誤校正碼數據 發送回所述快閃記憶體存儲器。
9.如權利要求8所述的快閃記憶體存儲設備，其特徵在於，若所述失敗計數大於所述第一閾 值，所述控制器則執行錯誤校正，對所述第一錯誤校正碼數據的原始數據的錯誤進行校正 以獲取已校正原始數據、根據所述已校正原始數據編碼奇偶校驗位、將所述已校正原始數 據與所述奇偶校驗位結合來獲取第二錯誤校正碼數據、發送所述第二錯誤校正碼數據至所 述快閃記憶體存儲器以及發送第二程序命令至所述快閃記憶體存儲器以將所述第二錯誤校正碼數據存 儲至所述快閃記憶體存儲器的所述第二地址。
10.如權利要求8所述的快閃記憶體存儲設備，其特徵在於，若所述失敗計數大於所述第一閾 值，所述控制器則比較所述失敗計數與第二閾值，其中所述第二閾值大於所述第一閾值，若 所述失敗計數小於所述第二閾值，所述控制器則執行部分錯誤校正，對所述第一錯誤校正 碼數據的至少一個錯誤區段進行校正以獲取至少一個已校正數據區段、根據所述已校正數 據區段編碼部分奇偶校驗位、將所述已校正數據區段和所述部分奇偶校驗位發送至所述閃 存存儲器，以及在所述快閃記憶體存儲器根據所述已校正數據區段和所述部分奇偶校驗位對所述 第一錯誤校正碼數據進行修正以獲取第二錯誤校正碼數據之後，發送第二程序命令至所述 快閃記憶體存儲器以將所述第二錯誤校正碼數據存儲至所述快閃記憶體存儲器的所述第二地址。
11.如權利要求10所述的快閃記憶體存儲設備，其特徵在於，若所述失敗計數大於所述第二 閾值，所述控制器則執行全部錯誤校正，對所述第一錯誤校正碼數據的原始數據的錯誤進 行校正以獲取已校正原始數據、根據所述已校正原始數據編碼奇偶校驗位並將所述已校正 原始數據和所述奇偶校驗位結合來獲取所述第二錯誤校正碼數據、將所述第二錯誤校正碼 數據發送至所述快閃記憶體存儲器，以及將所述第二程序命令發送至所述快閃記憶體存儲器以將所述第 二錯誤校正碼數據存儲至所述快閃記憶體存儲器的所述第二地址。
12.如權利要求8所述的快閃記憶體存儲設備，其特徵在於，當所述控制器將所述拷貝回存命 令發送至所述快閃記憶體存儲器時，所述控制器還將所述第一地址發送至所述快閃記憶體存儲器，以從 所述第一地址讀取所述第一錯誤校正碼數據。
13.如權利要求8所述的快閃記憶體存儲設備，其特徵在於，當所述控制器將所述第一程序命 令發送至所述快閃記憶體存儲器時，所述控制器還將所述第二地址發送至所述快閃記憶體存儲器，以將所述第一錯誤校正碼數據存儲至所述第二地址。
14.如權利要求9所述的快閃記憶體存儲設備，其特徵在於，所述第一錯誤校正碼數據和所述 第二錯誤校正碼數據是BCH碼或李德所羅門碼或低密度奇偶校驗位碼。
15.一種用於執行拷貝回存操作的方法，其特徵在於，包括發送2-平面拷貝回存命令至第一快閃記憶體存儲器和第二快閃記憶體存儲器，以讀取第一錯誤校 正碼數據和第二錯誤校正碼數據；從所述第一快閃記憶體存儲器接收所述第一錯誤校正碼數據； 從所述第二快閃記憶體存儲器接收所述第二錯誤校正碼數據；解碼所述第一錯誤校正碼數據，以計算所述第一錯誤校正碼數據的第一失敗計數； 若所述第一失敗計數小於第一閾值，則發送第一程序命令至所述第一快閃記憶體存儲器以將 所述第一錯誤校正碼數據存儲至所述第一快閃記憶體存儲器；解碼所述第二錯誤校正碼數據，以計算所述第二錯誤校正碼數據的第二失敗計數；以及若所述第二失敗計數小於所述第一閾值，則發送第二程序命令至所述第二快閃記憶體存儲器 以將所述第二錯誤校正碼數據存儲至所述第二快閃記憶體存儲器；其中若所述第一失敗計數小於所述第一閾值，所述第一錯誤校正碼數據則不發送回所 述第一快閃記憶體存儲器，若所述第二失敗計數小於所述第二閾值，所述第二錯誤校正碼數據則 不發送回所述第二快閃記憶體存儲器。
全文摘要
本發明提供一種用於執行拷貝回存操作的方法以及快閃記憶體存儲設備，方法包括發送拷貝回存命令至快閃記憶體存儲器，以從第一地址讀取第一ECC數據；從快閃記憶體存儲器接收第一ECC數據；解碼第一ECC數據，而不執行錯誤校正，以計算第一ECC數據的失敗計數；比較失敗計數與第一閾值；以及若失敗計數小於第一閾值，則發送第一程序命令至快閃記憶體存儲器以將第一ECC數據存儲至快閃記憶體存儲器的第二地址，其中若失敗計數小於第一閾值，第一ECC數據則不發送回快閃記憶體存儲器。通過利用本發明，能夠更有效的執行拷貝回存操作，提升了快閃記憶體存儲設備的性能。
文檔編號G11C29/42GK101937724SQ20101021367
公開日2011年1月5日 申請日期2010年6月30日 優先權日2009年6月30日
發明者吳建中, 彭奇偉, 陳宏慶 申請人:聯發科技股份有限公司