數據接口同步的製作方法
2023-10-04 14:08:59 1
數據接口同步的製作方法
【專利摘要】在一個實施例中，設備可以包括將串行數據轉換為並行數據的去串行化器，以及基於串行數據的比特計數來提供更新信號的計數器。設備還可以包括當目標時鐘信號與更新信號同步時，提供同步信號的同步器。設備還可以包括響應於同步信號來提供驗證指示符的輸出單元。
【專利說明】數據接口同步
[0001]背景
[0002]各實施例一般涉及用於電子設備的數據接口。
[0003]許多電子設備包括通過一個或多個數據接口耦合在一起的多個組件。例如，蜂窩電話可以包括I禹合到無線電收發器、聲音輸入設備、聲音輸出設備、照相機、顯不設備、存儲器設備等等的處理器核。這樣的組件的功能不斷地改善以滿足市場需求。相應地，組件之間的數據接口可能需要適應增大的帶寬要求。
[0004]附圖簡述
[0005]圖1是根據一個或多個實施例的系統的框圖。
[0006]圖2是根據一個或多個實施例的系統的框圖。
[0007]圖3是根據一個或多個實施例的系統的框圖。
[0008]圖4是根據一個或多個實施例的方法的流程圖。
[0009]圖5A-5B是根據一個或多個實施例的系統的時序圖。
[0010]圖6是根據一個或多個實施例的處理器核的框圖。
[0011]圖7是根據一個或多個實施例的示例系統的框圖。
[0012]圖8是了根據一個或多個實施例的示例系統的框圖。
【具體實施方式】
[0013]在某些電子設備中，組件之間的數據接口可能必須處理對於每一個組件的不同的輸入/輸出傳輸速率。根據一些實施例，來自發射器的串行數據可以被去串行化為並行數據，並可以被同步到目標時鐘。在一個或多個實施例中，可以將帶有驗證指示符的並行數據提供到接收器，驗證指示符表示並行數據與目標時鐘同步的指示。進一步地，在某些實施例中，目標組件可以忽略接收到的沒有驗證指示符的任何並行數據。
[0014]參考圖1，所示是根據一個或多個實施例的設備100的框圖。如圖1所示，設備100可以包括連接發射器I1和接收器150的鏈路120。根據一些實施例，設備100可以是任何電子設備，諸如蜂窩電話、計算機、媒體播放器、網絡設備等等。
[0015]在某些實施例中，發射器110和接收器150可以存在以連接設備100的任何組件或外圍設備，諸如處理器、核、存儲器設備、顯示設備、聲音設備、無線收發器、照相機等等。例如，在一個或多個實施例中，接收器150可以連接到具有十比特並行數據路徑的處理器。注意，儘管為了清楚起見只示出了一對發射器110和接收器150，但是，如圖1所示的示例不旨在是限制性的。相應地，應該理解，可以存在任意數量的這樣的收發器對，以連接設備100的各種組件。
[0016]根據一些實施例，鏈路120可以是任何電氣或數據連接(例如，主板連接、輸入/輸出電纜、網絡連接器、總線、無線鏈路等等)。在一個或多個實施例中，發射器110可以包括發射邏輯115以管理到接收器150的數據連接。進一步地，在某些實施例中，接收器150可以包括接收邏輯155以管理來自發射器110的數據連接。
[0017]根據一些實施例，鏈路120、發射邏輯115，以及接收邏輯155可以使用一個或多個數據接口協議。例如，在某些實施例中，鏈路120、發射器110以及接收器150可以使用移動行業處理器接口(MIPI)聯盟的M-PHY規範(2011年2月8日的M-PHY版本1.00.00的MIPI規範，2011年4月28日批准)。在這樣的實施例中，鏈路120可以是攜帶差分脈衝寬度調製的(PWM)信號的串行鏈路。可任選地，PWM信號可以被稱為「自計時」的，如果時鐘信息被包括在PWM波形的周期中。
[0018]在一個或多個實施例中，鏈路120的PWM信號可以在M-PHY規範的一個或多個數據速率範圍(被稱為「GEAR」)內操作。例如，鏈路120可以在GEAR I (3Mbps到9Mbps)、GEAR2(6Mbps到 18Mbps),GEAR 3(12Mbps到 36Mbps),GEAR 4(24Mbps 到 72Mbps)、GEAR5(48Mbps到 144Mbps)、GEAR 6 (96Mbps 到 288Mbps)、GEAR 7 (192Mbps 到 576Mbps)等等內操作。
[0019]根據一些實施例，接收邏輯155可以包括使從發射器110接收到的串行數據(即，鏈路120的PWM信號)去串行化(即，轉換成並行數據)的功能。進一步地，在某些實施例中，接收邏輯155還可以包括將去串行化的數據與接收器150的時鐘速率同步的功能。下面將參考圖2-6進一步描述接收邏輯155的此功能。
[0020]在一個或多個實施例中，發射邏輯115和/或接收邏輯155可以以硬體、軟體和/或固件來實現。在固件和軟體實施例中，它們可通過計算機執行的指令來實現，計算機執行的指令被存儲在例如光學存儲、磁存儲或半導體存儲設備之類的非瞬態計算機可讀介質上。儘管在圖1的實施例中利用此特定實現示出的，但是，此處所討論的各實施例的範圍在這方面不受限制。
[0021]參考圖2，所示是根據一個或多個實施例的接收邏輯200的框圖。更準確地說，接收邏輯200可以一般對應於如圖1所示的接收邏輯155的全部或一部分。如圖所示，可以由接收邏輯200接收輸入信號。在一個或多個實施例中，輸入信號可以是通過鏈路120從發射器110接收到的PWM信號。
[0022]在一個或多個實施例中，可以將輸入信號提供到輸入單元210，該輸入單元210可以處理輸入信號以產生串行數據和相關聯的時鐘信號(標記為「時鐘」)。例如，在某些實施例中，輸入單元210可以將差分PWM信號轉換為PWM單端的信號，然後，可以將PWM單端的信號轉換為不歸零(NRZ)串行數據。在這樣的實施例中，輸入單元210可以包括放大器。進一步地，在某些實施例中，輸入單元210可以包括分析自計時PWM信號的波形的功能(例如，邊緣檢測器)，以獲取串行數據(例如，對應於數據的比特的脈衝流)的時鐘信號。
[0023]如圖2所示，可以將來自輸入單元210的串行數據和時鐘信號提供到N比特移位寄存器220。在一個或多個實施例中，N比特移位寄存器220可以在串行進至並行出(SIPO)模式下進行操作。換言之，N比特移位寄存器220可以響應於時鐘信號的脈衝，存儲串行數據，一次一個比特。如此，在N個脈衝之後，N比特移位寄存器220可以被填充(即，存儲N比特串行數據)。進一步地，在某些實施例中，可以從N比特移位寄存器220的N個輸出端子並行地讀取存儲在N比特移位寄存器220中的N個比特。如此，N比特移位寄存器220可以操作，以將串行數據去串行化為並行數據。例如，在某些實施例中，N比特移位寄存器220可以是10比特SIPO移位寄存器(S卩，N = 10)。
[0024]如圖所示，來自輸入單元210的時鐘信號還可以被提供到計數器230。在一個或多個實施例中，計數器230可以包括對時鐘信號的脈衝進行計數以確定串行數據的比特計數的功能。進一步地，計數器230可以包括發送時鐘信號的每N個脈衝的更新信號(標記為「更新」)的功能(即，在達到比特計數=N時)。在某些實施例中，可以將更新信號提供到N比特鎖存器240和同步器250。
[0025]響應於接收更新信號，N比特鎖存器240可以讀取並存儲N比特移位寄存器220的N比特並行數據輸出(標記為「並行數據I」)。在一個或多個實施例中，N比特鎖存器240可以在透明模式下進行操作。例如，在某些實施例中，N比特鎖存器240可以是十比特透明鎖存器，並可以使用十比特並行數據總線來獲取並行數據。
[0026]根據一些實施例，同步器250可以包括判斷來自計數器230的更新信號是否同步到目標組件270的時鐘信號(標記為「目標時鐘」)的功能。例如，在目標組件270是處理器的情況下，目標時鐘信號可以是處理器時鐘信號。
[0027]在一個或多個實施例中，同步器250可以基於更新信號和目標時鐘信號是否是同步的，來輸出同步信號(標記為「同步」)。例如，在某些實施例中，當目標時鐘信號的脈衝在更新信號的脈衝之前或之後的預定義的時間閾值內發生時，同步器250可以輸出同步信號。下面參考圖3討論同步器250的示例實施例。
[0028]如圖2所示，輸出單元260可以接收來自同步器250的同步信號和目標時鐘信號。在一個或多個實施例中，輸出單元260可以響應於接收到目標時鐘信號的脈衝，有選擇性地讀取並存儲N比特鎖存器240的N比特並行輸出(標記為「並行數據2」)。在一個或多個實施例中，輸出單元260可以包括N比特觸發器來存儲並行數據。例如，在某些實施例中，輸出單元260可以包括十比特觸發器，並可以使用十比特並行數據總線來獲取並行數據。
[0029]根據一些實施例，輸出單元260可以將存儲的並行數據(標記為「輸出」)提供到目標組件270。進一步地，在某些實施例中，輸出單元260可以響應於接收到同步信號，將有效性指示符(標記為「有效比特」)提供到目標組件270。在某些實施例中，有效性指示符可以是指出附帶的並行數據與目標組件270的時鐘信號同步的比特。
[0030]在一個或多個實施例中，目標組件270可以包括忽略不與有效性指示符相關聯的任何接收到的並行數據的功能。在某些實施例中，如果有效性指示符是在接收到並行數據之前或之後的預定義的時間閾值內接收到的，則有效性指示符可以與並行數據相關聯。例如，假設目標組件270是只有在並行數據與相關聯的有效性指示符(例如，比特值)一起接收到的情況下才處理並行數據的處理器。相應地，如此，處理器可以與具有不同的數據傳輸速率的發射器同步。儘管在圖2的實施例中利用此特定實現示出的，但是，此處所討論的各實施例的範圍在這方面不受限制。
[0031]現在參考圖3，示出了根據一個或多個實施例的同步器300的示例實施例。更準確地說，同步器300可以一般性地對應於如圖2所示的同步器250的全部或一部分。如圖所示，同步器300可以接收更新信號和目標時鐘信號(上文參考圖2所描述的)。進一步地，同步器300還可以接收復位信號。
[0032]如圖3所示，在一個或多個實施例中，可以將更新信號提供到觸發器(FF)310的時鐘輸入。到FF 310的輸入數據可以是穿過反相器362的接地信號，因此可以提供邏輯高信號(例如，「I」)。FF 310的輸出信號可以穿過緩衝器364，並可以耦合到FF 320的數據輸入。FF 320的輸出信號可以穿過緩衝器366，並可以被提供給FF 330的數據輸入。進一步地，FF 320的輸出信號由同步器250輸出，作為同步信號(上文參考圖2所描述的)。另夕卜，還向AND門386提供FF 320的輸出信號，以及更新信號。AND門386的輸出耦合到FF340的時鐘輸入。
[0033]如圖所示，目標時鐘信號被提供到FF 320和FF 330的時鐘輸入。FF330的輸出可以穿過緩衝器368，並與復位信號一起，可以被提供給「或」門372。「或」門372的輸出可以耦合到FF 330的復位輸入。進一步地，還向AND門372提供緩衝器368的輸出，以及FF350的輸出。可以將AND門372的輸出與復位信號一起提供到「或」門378。「或」門378的輸出可以耦合到FF 310和FF 320的復位輸入。
[0034]如圖3所示，向FF 340的數據輸入可以是相當於邏輯低值(例如，「O」)的接地信號。FF 340的輸出可以穿過緩衝器305，並可以被提供給FF 350的數據輸入。FF 350的輸出可以穿過緩衝器376，並可以被提供給AND門382的第一輸入。向AND門382的第二輸入可以是穿過反相器384的復位信號。AND門382的輸出可以I禹合到FF 350的復位輸入。
[0035]注意，如圖1-3所示的示例是為了說明起見而提供的，不旨在限制任何實施例。例如，各實施例可以包括任何數量和/或布局的發射器I1和/或接收器150。在另一個示例中，上文所描述的並行數據設備可以使用任何數量N的並行比特(例如，2，8，20，50，100等等)來實現。在再一個示例中，可以構想，一些實施例可以包括除所示出的那些之外的任意數量的組件，在某些實現中，也可以發生所示出的組件的不同的布局。進一步地，可以構想，在一個或多個實施例中，在圖1-3中所示出的示例中的特定細節可被用在一個或多個實施例中的任何地方。
[0036]圖4不出了根據一個或多個實施例的用於信號同步的序列400。在一個實施例中，序列400可以是如圖1所示的接收邏輯115的一部分。在其他實施例中，序列400可以通過接收器150的任何其他部分來實現。序列400可以以硬體、軟體和/或固件來實現。在固件和軟體實施例中，它可以通過計算機執行的指令來實現，計算機執行的指令被存儲在例如光學存儲、磁存儲或半導體存儲設備之類的非瞬態計算機可讀介質上。
[0037]在步驟410中，可以接收串行數據。例如，參考圖2，輸入邏輯210可以接收根據M-PHY規範操作的差分PWM信號。在一個或多個實施例中，輸入邏輯210可以將差分PWM信號轉換為NRZ串行數據。
[0038]在步驟420中，可以確定接收到的串行數據的時鐘信號。例如，參考圖2，輸入邏輯210可以分析PWM信號的波形，以確定時鐘速率。在一個或多個實施例中，輸入邏輯210可以使用邊緣檢測器來確定時鐘速率。
[0039]在步驟430中，可以將串行數據轉換為並行數據。例如，參考圖2，N比特移位寄存器220可以存儲N比特的串行數據。進一步地，N比特移位寄存器220可以在並行輸出中提供全部N比特，由此，使接收到的數據流去串行化。
[0040]在步驟440中，可以基於時鐘速率，來確定比特計數。例如，參考圖2，計數器230可以基於由輸入邏輯210所提供的時鐘速率來計數比特。在一個或多個實施例中，計數器230可以被配置成計數到預定義的數量N(例如，2，10，20，等等)。
[0041]在步驟450中，當比特計數達到預定義的數量N時，可以提供更新信號。例如，參考圖2，當計數達到十比特時，計數器230可以提供更新信號。在一個或多個實施例中，在提供更新信號之後，計數器230可以將計數復位到零。
[0042]在步驟460中，就更新信號和目標時鐘信號是否同步作出判斷。例如，參考圖2，同步器250可以判斷由計數器230所提供的更新信號和目標組件270的時鐘信號是否同步。在一個或多個實施例中，此判斷可以基於在更新信號的脈衝之後預定義的時間閾值內是否發生目標時鐘信號的脈衝。進一步地，在某些實施例中，此判斷可以使用如圖3所示的數字邏輯的全部或部分來執行。
[0043]在步驟470中，可以將存儲的並行數據提供到目標組件。例如，參考圖2，輸出單元260可以將並行數據提供到目標組件270。例如，輸出單元260可以響應於目標時鐘信號，和/或響應於同步信號，透明地提供並行數據。
[0044]在步驟480中，可以響應於判斷更新信號和目標時鐘信號同步，將有效性指示符提供到目標組件。例如，參考圖2，輸出單元260可以響應於從同步器250接收到同步信號，將有效性指示符(例如，指出更新信號和目標時鐘信號是同步的比特)提供到目標組件270。在某些實施例中，如果並行數據不是與相關聯的有效性指示符一起接收到的，則目標組件270可以被配置成忽略並行數據。在步驟480之後，序列400結束。
[0045]參考圖5A，示出了根據一些實施例的示例。具體而言，圖5A可以對應於其中目標組件270 (如圖2所示)是具有十比特並行數據路徑(即，1X1 = 10)的處理器的示例。進一步地，圖5A可以對應於其中接收到的串行數據速率等於處理器的輸入數據速率(例如，6Mbps)的示例。
[0046]如圖5A所示，輸入時鐘信號(「輸入時鐘」)包括對應於接收到的串行數據(「串行數據」)的比特的脈衝。在此示例中，計數器230(如圖2所示)被設置為計數到N= 10。相應地，對於串行數據的每一組十比特，來自計數器230的更新信號(「更新信號」)包括一脈衝。
[0047]如圖所示，在更新信號的第一脈衝之後，發生處理器的時鐘信號(「目標時鐘」)的第二脈衝。在此示例中，同步器250(如圖2所示)判斷更新信號和目標時鐘信號的脈衝同步，如此，可以在同步信號中提供脈衝(未示出)。進一步地，響應於同步信號中的脈衝，輸出邏輯260(如圖2所示)可以在驗證信號(「有效信號」)中提供脈衝。注意，由於輸入和處理器數據速率相同，因此，目標時鐘信號和更新信號具有相同脈衝頻率，且因此保持同步。相應地，如圖所示，有效信號保持高，由此，指出處理器可以使用並行數據的每一傳輸。
[0048]參考圖5B，示出了根據一些實施例的示例。具體而言，圖5B可以對應於其中目標組件270是具有十比特並行數據路徑的處理器並且其中接收到的串行數據速率小於處理器的輸入數據速率(例如，一半)的示例。
[0049]如圖5B所示，對於串行數據的每一組十比特，更新信號再次包括一脈衝。然而，在此示例中，對於更新信號的每個脈衝，處理器的目標時鐘信號包括兩個脈衝。如此，同步器250可以判斷同步的第一實例與更新信號的第一脈衝和目標時鐘信號的第三脈衝一起發生。相應地，如圖所示，驗證信號的第一脈衝在目標時鐘信號的第三脈衝之後發生。
[0050]注意，在此示例中，目標時鐘信號的第四脈衝在更新信號的新脈衝之前發生。因此，如圖所示，在目標時鐘信號的第四脈衝之後，驗證信號返回到低值，由此指出處理器不應該使用在這期間接收到的任何並行數據。
[0051 ] 現在參考圖6，所示是根據一個或多個實施例的處理器的框圖。如圖6所示，處理器600可以是包括多個核610a-610n的多核處理器。每一核都可以與對應的電壓調節器612a-612n相關聯。各種核都可以通過互連615而耦合到包括各種組件的非核邏輯。可以看出，非核邏輯可以包括可以是末級高速緩存的共享高速緩存器630。另外，非核邏輯可以包括集成的存儲器控制器640、各種接口 650和發射/接收邏輯655。
[0052]在一個或多個實施例中，發射/接收邏輯655可以包括上文參考圖2所描述的接收邏輯200的全部或一部分。如此，發射/接收邏輯655可以允許核610a-610n與其他組件(例如，移動計算設備中所包括的組件)同步數據傳輸。
[0053]進一步參考圖6，處理器600可以，例如，通過存儲器總線，與系統存儲器660進行通信。另外，通過接口 650，可以連接到諸如外圍設備、大容量存儲器等各種晶片外組件。儘管在圖6的實施例中利用此特定實現示出的，但是，此處所討論的各實施例的範圍在這方面不受限制。
[0054]各實施例可以用於許多不同的環境中。現在參考圖7，所示是可以與各實施例一起使用的計算機系統730的框圖。計算機系統730可以包括通過總線(示為箭頭)耦合到晶片組核邏輯710的硬碟驅動器734和可移動存儲介質736。鍵盤和/或滑鼠720或其他常規組件可以耦合到晶片組核邏輯。
[0055]在一個實施例中，核邏輯可以耦合到圖形處理器712以及應用程式處理器700。圖形處理器712還可以耦合到幀緩衝器714。幀緩衝器714可以耦合到諸如液晶顯示器(LCD)觸控螢幕之類的顯示設備718。在一個實施例中，圖形處理器712可以是使用單指令多數據(SIMD)架構的多線程、多核並行處理器。
[0056]晶片組邏輯710可以包括非易失性存儲器埠以耦合到主存儲器732。無線電收發器和天線721，722也耦合到核邏輯710。揚聲器724還可以耦合到核邏輯710。
[0057]現在參考圖8，所示是可以與各實施例一起使用的示例系統800的框圖。可以看出，系統800可以是智慧型電話或其他無線通信裝置。如圖8的框圖所示，系統800可以包括基帶處理器810，該基帶處理器810可以是多核處理器，該多核處理器可以處理基帶處理任務以及進行應用處理。如此，基帶處理器810可以執行涉及通信的各種信號處理，以及執行設備的計算操作。基帶處理器810又可以耦合到用戶界面/顯示器820，在某些實施例中，用戶界面/顯示器820通過觸控螢幕顯示器來實現。另外，基帶處理器810還可以耦合到存儲器系統，在圖8的實施例中，該存儲器系統包括非易失性存儲器，即，快閃記憶體830和系統存儲器，即，動態隨機存取存儲器(DRAM) 835。進一步可以看出，基帶處理器810還可以耦合到諸如圖像捕捉設備之類的捕捉設備840，該捕捉設備840可以記錄視頻和/或靜止圖像。
[0058]為允許發射和接收通信，在基帶處理器810和天線880之間可以耦合各種電路。具體而言，可以存在射頻(RF)收發器870和無線區域網(WLAN)收發器875。一般而言，RF收發器870可以被用來根據給定無線通信協議，諸如3G或4G無線通信協議，諸如根據碼分多址(CDMA)、全球移動通信系統通信(GSM)、長期演進(LTE)或其他協議，接收和發射無線數據和電話。還可以提供其他無線通信，諸如無線電信號的接收或傳輸，例如，AM/FM，或全球定位衛星(GPS)信號。另外，通過WLAN收發器875，也可以實現本地無線信號，諸如符合Bluetooth?標準或諸如IEEE802.lla/b/g/n之類的IEEE 802.11標準。雖然在圖8的實施例中以此高級示出的，但是，可以理解，本發明的範圍在這方面不受限制。
[0059]各實施例可以用於許多不同類型的系統中。例如，在一個實施例中，通信設備可以被配置為執行此處所描述的各種方法和技術。當然，本發明的範圍不僅限於通信設備，相反，其他實施例可以涉及其他類型的用於處理指令的設備，包括指令的一個或多個機器可讀的介質，所述指令，響應於在計算設備上執行，導致設備執行此處所描述的方法和技術中的一個或多個。
[0060]各實施例可以以代碼來實現，並可以存儲在在其上存儲了指令的非瞬時的存儲介質上，指令可以被用來對系統進行編程以執行指令。存儲介質可以包括，但不僅限於，任何類型的磁碟，包括軟盤、光碟、固態驅動器(SSD)、光碟只讀存儲器(⑶-ROM)、光碟可重寫(⑶-RW)，以及磁光碟、諸如只讀存儲器(ROM)之類的半導體器件、諸如動態隨機存取存儲器(DRAM)、和靜態隨機存取存儲器(SRAM)之類的隨機訪問存儲器(RAM)、可擦除編程只讀存儲器(EPROM)、快閃記憶體、電可擦除編程只讀存儲器(EEPROM)、磁卡或光卡，或適於存儲電子指令的任何其他類型的介質。
[0061]下列子句和/或示例涉及進一步的實施例。一個示例實施例可以是設備，包括:將串行數據轉換為並行數據的去串行化器；基於所述串行數據的比特計數來提供更新信號的計數器；當目標時鐘信號與所述更新信號同步時，提供同步信號的同步器；以及，響應於所述同步信號來提供驗證指示符的輸出單元。輸出單元還可以將提供並行數據。設備還可以包括從所述輸出單元接收所述驗證指示符和所述並行數據的目標組件。目標組件還可以將忽略並行數據，除非它是與驗證指示符一起接收到的。目標組件可以是處理器。去串行化器可以是N比特移位寄存器。設備還可以包括存儲所述並行數據的N比特鎖存器，其中所述N比特鎖存器耦合到所述N比特移位寄存器的所述輸出。輸出單元可以耦合到N比特鎖存器的輸出。驗證指示符可以是指出並行數據與目標時鐘信號同步的比特。設備還可以包括基於脈衝寬度調製的(PWM)信號來向所述去串行化器提供所述串行數據的輸入單元。輸入單元還可以基於串行數據來確定時鐘信號。輸入單元可以包括放大器。PWM信號可以符合移動行業處理器接口(MIPI)M-PHY規範。設備還可以包括用於所述並行數據的十比特寬的並行總線。同步器可以包括第一觸發器(FF)和第一緩衝器，其中第一 FF將在時鐘輸入處接收所述更新信號，並向所述第一緩衝器提供輸出。同步器還可以包括在時鐘輸入處接收目標時鐘信號的第二 FF，其中第二 FF的數據輸入耦合到第一緩衝器。
[0062]另一示例實施例可以是系統，包括:包括至少一個核的片上系統，至少一個核具有至少一個執行單元和接收器邏輯，接收器邏輯包括:將串行數據轉換為並行數據的去串行化器；以及，判斷並行數據是否與所述至少一個核的時鐘信號同步的同步器。系統還可以包括通過互連耦合到片上系統的無線設備，其中互連被用來在無線設備和片上系統的接收器邏輯之間傳遞數據。接收器邏輯還可以包括基於串行數據的比特計數來提供更新信號的計數器。同步器可以使用更新信號。接收器邏輯還可以包括從去串行化器接收並行數據的鎖存器。接收器邏輯還可以包括從鎖存器接收並行數據的觸發器。去串行化器可以是移位寄存器。
[0063]再一個示例實施例可以是方法，包括:將串行數據去串行化以獲取寬度N的並行數據；對於每N比特的所述串行數據，提供更新信號；以及，判斷目標時鐘信號是否與更新信號同步。該方法還可以包括響應於判斷目標時鐘信號與更新信號同步，提供同步信號。該方法還可以包括響應於同步信號來提供驗證指示符。該方法還可以包括在第一時間接收並行數據；在第二時間接收驗證指示符；以及，基於所述第一時間和所述第二時間，判斷並行數據是否與驗證指示符相關聯。該方法還可以包括，只有在並行數據與驗證指示符相關聯的情況下才使用所述並行數據。
[0064]再一個示例實施例可以是相對於接收邏輯單元執行的微控制器，所述微控制器被配置為執行上文所描述的方法。
[0065]另一個示例實施例可以是被配置為執行上文所描述的方法的通信設備。
[0066]另一示例實施例可以是包括多個指令的至少一個機器可讀介質，響應於在計算設備上被執行，所述指令導致所述計算設備執行如上文所描述的方法。
[0067]說明書中對「一個實施例」、「實施例」的引用意味著結合該實施例所描述的特定特徵、結構或特性被包括在本發明內涵蓋的至少一個實現中。因此，短語「一個實施例」或「在一個實施例中」的出現不一定是指同一個實施例。此外，還可以以除所示出的特定實施例以外的其他合適的形式構成特定特徵、結構或特性，所有這樣的形式都可以涵蓋在本申請的權利要求書內。
[0068]儘管為了說明起見是參考數量有限的實施例來描述本發明的，但是，那些精通本技術的人將從其中理解很多修改和變體。所附權利要求書涵蓋所有這樣的修改和變體都將在本發明的真正的精神和範圍內。
【權利要求】
1.一種設備，包括: 將串行數據轉換為並行數據的去串行化器； 基於所述串行數據的比特計數來提供更新信號的計數器； 當目標時鐘信號與所述更新信號同步時，提供同步信號的同步器；以及 響應於所述同步信號來提供驗證指示符的輸出單元。
2.如權利要求1所述的設備，其特徵在於，所述輸出單元還提供所述並行數據。
3.如權利要求2所述的設備，其特徵在於，進一步包括從所述輸出單元接收所述驗證指示符和所述並行數據的目標組件。
4.如權利要求3所述的設備，其特徵在於，所述目標組件將忽略所述並行數據，除非它是與所述驗證指示符一起接收到的。
5.如權利要求3所述的設備，其特徵在於，所述目標組件是處理器。
6.如權利要求1所述的設備，其特徵在於，所述去串行化器是N比特移位寄存器。
7.如權利要求6所述的設備，其特徵在於，進一步包括存儲所述並行數據的N比特鎖存器，其中所述N比特鎖存器耦合到所述N比特移位寄存器的所述輸出。
8.如權利要求7所述的設備，其特徵在於，所述輸出單元耦合到所述N比特鎖存器的所述輸出。
9.如權利要求1所述的設備，其特徵在於，所述驗證指示符是指出所述並行數據與所述目標時鐘信號同步的比特。
10.如權利要求1所述的設備，其特徵在於，進一步包括基於脈衝寬度調製的(PWM)信號來向所述去串行化器提供所述串行數據的輸入單元。
11.如權利要求10所述的設備，其特徵在於，所述輸入單元還基於所述串行數據，確定時鐘信號。
12.如權利要求10所述的設備，其特徵在於，所述輸入單元包括放大器。
13.如權利要求10所述的設備，其特徵在於，所述PWM信號將符合所述移動行業處理器接口(MIPI)M-PHY 規範。
14.如權利要求1所述的設備，其特徵在於，進一步包括用於所述並行數據的十比特寬的並行總線。
15.如權利要求1所述的設備，其特徵在於，所述同步器包括第一觸發器(FF)和第一緩衝器，其中所述第一 FF將在時鐘輸入處接收所述更新信號，並向所述第一緩衝器提供輸出。
16.如權利要求15所述的設備，其特徵在於，所述同步器還包括在時鐘輸入處接收所述目標時鐘信號的第二 FF，其中所述第二 FF的數據輸入耦合到所述第一緩衝器。
17.—種系統,包括: 包括至少一個核的片上系統，所述至少一個核具有至少一個執行單元和接收器邏輯，所述接收器邏輯包括: 將串行數據轉換為並行數據的去串行化器； 判斷所述並行數據是否與所述至少一個核的時鐘信號同步的同步器；以及 通過互連耦合到所述片上系統的無線設備，所述互連用於在所述無線設備和所述片上系統的所述接收器邏輯之間傳遞數據。
18.如權利要求17所述的系統，其特徵在於，所述接收器邏輯還包括基於所述串行數據的比特計數來提供更新信號的計數器。
19.如權利要求18所述的系統，其特徵在於，所述同步器將使用所述更新信號。
20.如權利要求17所述的系統，其特徵在於，所述接收器邏輯還包括從所述去串行化器接收所述並行數據的鎖存器。
21.如權利要求20所述的系統，其特徵在於，所述接收器邏輯還包括從所述鎖存器接收所述並行數據的觸發器。
22.如權利要求17所述的系統，其特徵在於，所述去串行化器是移位寄存器。
23.—種方法,包括: 將串行數據去串行化以獲取寬度為N的並行數據； 對於每N比特的所述串行數據，提供更新信號；以及 判斷目標時鐘信號是否與所述更新信號同步。
24.如權利要求23所述的方法，其特徵在於，進一步包括響應於判斷所述目標時鐘信號與所述更新信號同步，提供同步信號。
25.如權利要求24所述的方法，其特徵在於，進一步包括響應於所述同步信號，提供驗證指示符。
26.如權利要求25所述的方法，其特徵在於，進一步包括: 在第一時間接收所述並行數據； 在第二時間接收所述驗證指示符；以及 基於所述第一時間和所述第二時間，判斷所述並行數據是否與所述驗證指示符相關聯。
27.如權利要求26所述的方法，其特徵在於，進一步包括，只有在所述並行數據與所述驗證指示符相關聯的情況下才使用所述並行數據。
28.相對於接收邏輯單元執行的微控制器，所述微控制器被配置為執行如權利要求23-27中的任何一個所述的方法。
29.被配置為執行如權利要求23-27中的任何一個所述的方法的通信設備。
30.至少一個機器可讀介質，所述至少一個機器可讀介質包括多個指令，響應於在計算設備上被執行，所述指令導致所述計算設備執行如權利要求23-27中任一項所述的方法。
【文檔編號】H04L7/04GK104335521SQ201280073096
【公開日】2015年2月4日 申請日期:2012年5月31日 優先權日:2012年5月31日
【發明者】W-L·楊 申請人:英特爾公司