可掃描動態邏輯鎖存器電路的製作方法

2023-10-09 14:43:24

專利名稱：可掃描動態邏輯鎖存器電路的製作方法
技術領域：
本發明涉及鎖存.器電路並且特別地涉及與電平敏感掃描設計
(LSSD)和通用掃描設計(GSD)方法結合使用的鎖存器電路。
背景技術：
現代數據處理系統可以使用動態邏輯電^各對 一 組信號執行布 爾運算。對動態邏輯電路進行鍾控(clock)。在時鐘的預充電階段 期間，通常通過耦合到電源線來對電路的內部節點(動態節點)進 行預充電而對電路進行預調節。在時鐘的評估(evaluate )階段期間， 響應於在評估階段期間出現在輸入上的一組輸入信號值來評估邏輯 電路所實施的布爾函數(考慮到這裡的用途，只需進行如下假設就 足夠了，即就當前時鐘循環而言，輸入信號已經調整到它們的"穩 態"值，其中認識到輸入值可以隨時鐘循環而變化)。這樣的動態邏 輯相對於靜態邏輯而言可以在速度以及所佔用的晶片面積方面具有
優勢。然而，針對各循環，隨著時鐘相位的翻轉(toggle)來切換輸 出節點可能會消耗功率，即使輸出的邏輯值並未改變也是如此。
通過參照圖示了示例性三輸入OR動態邏輯門的圖1A以及附 隨的時序1B可以認識到這一點。這一類邏輯門在文獻中稱為多 米諾邏輯門，因為在時鐘信號評估動態節點時狀態變化通過級聯電 路產生連鎖效應，就像多米諾骨牌倒下一樣。
圖1A的動態邏輯100包括耦合到對應門NFET 102a-102c的三 個輸入a、 b和c。在時鐘104的評估階段A^期間，NFET 106是激 活的，而如果任何輸入a、 b或者c是激活的，則使得動態節點108 變為"低"電平，並且輸出OUT經由反相器110變為"高"電平。由 此，參照說明性的圖1B，在t!時刻，輸入a在時鐘104的預充電階
段A^期間變高。在時鐘104的預充電階賴A^期間，經由PFET 112 對動態節點108進行預充電。半鎖存器PFET 114在整個評估階段中 維持動態節點108上的電荷，除非確立一個或者多個輸入a、 b或者 c。在圖1B中的說明性時序圖中，輸入a為"高"，具有跨越時鐘104 的近似2又1/2個循環的時間間隔^至該時間間隔包括評估階l殳 116和118。因此，動態節點108經歷兩個放電-預充電循環124和 126。輸出節點類似地經歷兩個放電-預充電循環124和126,但是相 位相反。由於在動態節點108的預充電階段期間對輸出進行放電， 所以即使邏輯函數的布爾值為"真"(也就是在OR門100的實施例中 為"高，，)，動態邏輯仍然會消耗功率，甚至當輸入信號狀態沒有 改變時也是如此。
此外，動態邏輯可以實施於雙軌實施例中，其中全部邏輯都是 複製的， 一個門用於對數據的各次感知。也就是說，各邏輯單元包 括用以產生輸出信號的門和用以產生其補信號的附加門。這樣的實 施可能加劇動態邏輯單元中的功率消耗以及消除動態邏輯實施例的 面積優勢。
在計算機系統內廣泛地使用包括移位電路和復用器的選擇電 路。這些選擇電路中的一些電路需要多級選擇，例如從多個第一輸 入中選擇第一輸入，其中各第一輸入是另外從多個第二輸入中選擇 的。利用動態邏輯的計算機系統可能會發現由於所需預充電和評估 次數的限制以及在預充電循環期間沒有保持輸出這 一 事實而難以實 施用於從多個輸入中進行單個選擇和多級選擇的選擇電路。
有限開關動態邏輯(LSDL)電路加上將動態節點與輸出節點 隔離的靜態邏輯器件來獲得減輕動態邏輯門動態切換因子的電路。 此外，LSDL電路和系統維持動態邏輯相對於靜態電路而言的面積優 勢，並且還提供兩個邏輯感知，也就是輸出值及其補值。
電平敏感掃描設計(LSDD)方法是現有技術中公知的。基本 上，LSSD方法是如下系統設計，在該系統設計中受測器件具有多個 存儲單元，即鎖存器或者寄存器，這些存儲單元連接在一個或者多個掃描鏈中並且可經由一個或者多個串行輸入和輸出外部地訪問。 未這樣連接的存儲單元通常是被隔離的並且能夠獨立測試的存儲器
或者其它特殊的宏。這一 LSSD方法保證了由這些已連接的存儲單 元中的 一個或者多個存儲單元來對所有邏輯反饋路徑進行門控，由 此將順序設計簡化成組合邏輯部分的子集。
與關聯繫統和掃描鍾控序列相結合的這些基本設計概念極大 地簡化了測試生成、測試以及診斷很複雜的邏輯結構的能力。在這 樣的設計中每個鎖存器除了用作標準主輸入和標準主輸出之外還能 夠用作偽主輸入(PI)和偽主輸出(PO),以增強正在測試或者診 斷的器件的仿真和可觀察性。通常，LSSD鎖存器實施於具有主鎖存 器(Ll )和從鎖存器(L2)的配置中，其中各主鎖存器(Ll )具有 兩個數據埠並且可以根據掃描時鐘或者功能時鐘來更新，而各從 鎖存器(L2)有且僅有一個相對於Ll掃描時鐘和功能時鐘均為異相 的時鐘輸入。使用分離的A和B掃描時鐘來完成掃描。
診斷這些LSSD電路的策略已經建立和發展多年。確定性的或 者預先確定的LSSD模式的主要特徵在於各模式獨立於每個其它模 式並且各模式包括主輸入、時鐘、加載和卸載序列。這樣的LSSD 電路可以根據邏輯的大小和結構而具有數以千計的模式。在診斷期 間，標識一個或者多個故障模式並且對故障模式(加載、主輸入、 系統時鐘和卸載序列)執行故障仿真。能夠通過對故障模式加載、 任何主輸入、系統時鐘和測量進行檢查和仿真來快速達到電路狀態。 傳遞模式也可以用來消除潛在故障，即標記為潛在候選的已識另U故 障模式。
然而，診斷這樣的複雜邏輯結構以確定功能測試已經失敗的器 件的這一方法是非常耗時和困難的，並且當電路設計在本質上是順 序的而且利用如在LSSD電路中出現的功能模式測試方法時甚至更 為困難。通用掃描設計(GSD)電路是類似的並且在本領域中是公 知的。
對這樣的複雜電路(LSSD和GSD)的測試和診斷能夠通過採
用 一種"為測試而設計"的方法來極大地簡化，該方法減少了組合邏 輯的多個分區中的順序電路並且使得可以在測試過程期間對電路內 存儲單元進行訪問。與這樣的基於掃描的設計相結合的這 一 結構測 試方法實現了有效的功能測試方式和結構測試方式。
功能測試方法和結構邏輯測試方法均具有獨特優點。結構邏輯 測試的益處包括易於生成測試模式、診斷方法更簡易、測試模式數 據量更低、故障定位明確、測試覆蓋性高以及測試有效性測量精確。 可選地，功能測試能夠快速地加以應用、測試實際器件應用功能並 且近似地模擬在測試期間的操作環境。然而，功能測試在本質上是 順序的，因此就各後續模式而言必須依賴於邏輯的先前事件或者狀 態。
功能故障通常很難診斷，這是因為邏輯電路設計和功能故障行 為的細節理解是必要的，並且使用現有技術要求測試工程師和設計 者投入數小時進行數次診斷迭代來理解和診斷故障機制。
這 一 基本問題由於需要針對數個先前事件來跟蹤結構的邏輯 狀態而使診斷過程複雜化。要求這一點是為了能夠在故障時刻和故 障點利用各邏輯電路的恰當值來分析故障向量。
因此，對於儘可能快地電子診斷在電路中以至在成對邏輯塊或 者大約十多個電晶體器件內的任何故障而言有許多強制性的經濟原 因。也希望通過提供對潛在缺陷進行精確物理定位的常規物理故障
分析(PFA )工具來將在電氣模型與物理位置之間的診斷過程聯繫起來。
因此，需要如下計算電路，該計算電路將前端動態邏輯電路與 靜態鎖存器電路相組合以在包括與掃描架構如LSSD和GSD相兼容
的特徵的同時實現低功率和高性能。

發明內容
掃描鎖存器電路被配置為具有包括至少 一個動態邏輯門的前 端，該動態邏輯門具有執行普通布爾邏輯運算的邏輯樹、與具有掃
描下拉邏輯樹的掃描電路相組合，該掃描下拉邏輯樹耦合到掃描保 持鎖存器輸出以及動態邏輯門的動態節點。掃描時鐘和普通時鐘確 定掃描鎖存器電路是在普通邏輯模式下還是在掃描測試模式下。靜 態輸出鎖存器具有響應於動態節點邏輯狀態的至少一個輸入。響應 於掃描時鐘或者普通時鐘的邏輯狀態而由動態邏輯門的邏輯樹或者 掃描電路的掃描下拉邏輯樹來設置動態節點的所評估狀態。靜態輸 出鎖存器在掃描時鐘和普通時鐘的預充電期間保持所評估的動態節 點的狀態。靜態鎖存器的輸出可以具有用於驅動普通數據路徑和掃 描鏈路徑的單獨緩沖器。
上文已經相當廣義地概括了本發明的特徵和技術優點以便可 以更好地理解如下對本發明的具體描述。下文將描述形成本發明權 利要求主題的本發明的附加特徵和優點。


為了更完整地理解本發明及其優點，現在將參照與附圖相結合
的如下描述，在附圖中
圖1A是現有技術的動態邏輯門；
圖1B是圖1A的動態邏輯狀態門的時序圖2A以部分示意圖的形式圖示了標準LSDL器件，其中圖示了 用於將動態節點與輸出節點隔離的靜態邏輯器件；
圖2B以部分示意圖的形式圖示了用於併入到圖2A的邏輯樹中 的電路，其中所執行的邏輯函數是三個輸入信號的邏輯OR;
圖2C以部分示意圖的形式圖示了用於併入到圖2A的邏輯樹中 的另 一 電路，其中所執行的邏輯函數是三個輸入信號的邏輯AND;
圖2D圖示了與圖2A的動態邏輯器件實施例相對應的時序圖， 其中所執行的邏輯函數是三個輸入信號的邏輯OR;
圖3是LSSD掃描鎖存器的框圖4A是根據本發明實施例的可掃描鎖存器的電路框圖4B是根據本發明另 一 實施例的可掃描鎖存器的電路框圖4C是圖4A中可掃描鎖存器的電路框圖； 圖5是圖4B的靜態鎖存器的電路圖6是根據本發明實施例在圖4A中所用的掃描保持鎖存器的電 路圖7圖示了結合本發明原理的中央處理單元(CPU)內所選操 作塊的高級框圖；以及
圖8圖示了包括根據本發明原理的CPU的數據處理系統。
具體實施例方式
在以下描述中，闡述很多具體細節以提供對本發明的透徹理 解。例如，可以描述特定邏輯函數以及用於生成這些函數的電路； 然而本領域技術人員將認識到沒有這樣的具體細節仍然可以實施本 發明。在其它實例中，已經以框圖形式示出了公知電路以免因不必 要的細節而使本發明難於理解。現在參照附圖，其中所示單元並非 必然按比例繪製並且其中同樣或者相似的單元在數個視圖中用相同 的參考標號來表示。
態邏輯(LSDL)器件200。 一般而言，LSDL器件200接收向邏輯 樹204提供的多個("個)輸入202a…202d，並輸出這些輸入的布 爾組合。在邏輯樹204的實施中反映LSDL器件200所執行的特定 布爾函數(考慮到由n溝道場效應電晶體(NFET) 206和p溝道場 效應電晶體(PFET) 208形成的反相器所執行的反相)。邏輯樹204 耦合於PFET 212的漏極與NFET 214的漏極(節點216)之間。邏 輯樹204的結和PFET212的漏極形成動態節點210。
例如，圖2B圖示了包括三個並聯連接的NFET231、 233和235 的邏輯樹230。邏輯樹230可以用來提供如下邏輯器件，該邏輯器件 生成耦合到NFET 231、 233和235的柵極a、 b和c中對應柵極的三 個輸入信號的邏輯NOR (如圖2B中布爾表達式250所示)並且考 慮到經由NFET 206和PEFT 208的反相。類似地，圖2C圖示了包
括三個串聯連接的NFET 237、 239和241的邏輯樹240。邏輯樹240 可以與邏輯器件200相結合地用來生成三個輸入信號a、 b和c的邏 輯NAND (如圖2C中的布爾表達式260所示)。
回到圖2B,動態節點210耦合到將動態節點210上的信號反相 的NFET206和PFET 208的柵極的公共結。在輸出218a上提供動態 節點210上信號的反相。電晶體對206和08串聯耦合到並聯的NFET 220和222。 NFET 220由時鐘信號224來切換。由此，在時鐘信號 224的評估階段期間，反相器對NFET 206和PFET 208通過NFET 200 的動作耦合於電源線之間。
可以通過參照圖示了與圖2A的動態邏輯電^各相對應的示例性 時序圖的圖2D並且結合圖2B的邏輯樹實施例230來進一步理解 LSDL器件200在評估階段7V/期間的操作。以這一方式，出於說明 的目的，圖2D中的時序圖是針對圖1A中所示三輸入OR門100的 圖1B中時序圖的對等圖。如圖所示，輸入a在^與^之間為"高"或 者"真"。在時鐘信號224的評估階段iV/中，下拉動態節點210 (間 隔T,)。在這些間隔中，通過由電晶體206和208形成的反相器的 動作來保持輸出218a為高，該反相器如前所述由於NFET 220的動 作而處於激活狀態。在中間間隔r2中，經由時鐘信號224和PFET 212 的預充電階段7V2的動作來上拉動態節點210。在這些間隔中，反相 器由於NFET 220關斷而處於非激活狀態。同樣注意到，反相器226 的輸出可以提供互補輸出N 218b。通過反相器226和PFET 228的動 作保持輸出281a為高(由此，就圖2B和圖2C中的三輸入邏輯樹而 言，對應邏輯器件分別代表三輸入OR門和三輸入AND門)。
回到圖2A,如果邏輯樹評估為"高"，也就是說，邏輯樹204 所代表的輸入202a…202d的布爾組合評估為高，由此動態節點210 維持它的預充電，則經由NFET206和NFET220對輸出218ai文電。 在時鐘信號224的後續預充電階段A^中，經由反相器226和NFET 222的動作對輸出218a進行鎖存。由此，再次參照圖2D,與邏輯器 件200和邏輯樹230的三輸入OR實施例(圖2B )相對應，輸入a
在^下降，而在時鐘信號224的後繼評估階段中，通過預充電將動 態節點210保持為高。反相器對NFET206和208由於NFET220的 動作而在時鐘信號224的評估階段M中是激活的。因此，輸出218a 下降(/;)。在時鐘信號224的後繼預充電階段A^中，輸出218a被 如前所述鎖存於"低"狀態。
以這一方式，圖2A中的LSDL器件200可以提供與輸出218a 有關的並且類似地與互補輸出N218b有關的靜態切換因子。也注意 到如圖2D的示例性時序圖中所示，時鐘信號的佔空因數可以具有小 於百分之五十(50%)的值。在這樣的實施例中，時鐘信號的評估 階段可以在持續時間上短於預充電階段AA2。具有小於百分之五十 (50% )的佔空因數的時鐘信號可以稱為脈沖(或者脈沖式)時鐘 信號。評估階段的寬度可以足夠短以至於來自動態節點的洩漏可能 無關緊要。也就是說，洩漏不影響節點的評估。
在這樣的時鐘信號實施例中，可以減小預充電器件(圖2A的 實施例中的PFET 212 )的大小。本領域技術人員將認識到對稱時鐘 信號具有百分之五十(50)的佔空比；在時鐘信號的佔空比小於百 分之五十(50%)的實施例中，預充電器件的大小可以隨之減小。 特別地，本發明的實施例可以利用大約百分之三十(30%)的時鐘 信號佔空比來實施。此外，儘管已經從"正"邏輯的觀點描述了邏輯 器件200，但是也可以在"負"邏輯的背景下實施可選實施例。
圖3是在電平敏感掃描設計(LSSD)中使用的鎖存器配置的現 有技術框圖。LSSD是使用分立系統時鐘Clk—1 305和C1L2 308以 及非重疊掃描時鐘Clk—A 303和Clk—B 306的一類掃描設計。圖3 的掃描鎖存器配置使得鎖存器301和鎖存器310可以用於普通模式 下的系統鎖存器以及掃描模式下的主/從掃描鎖存器。輸出309是系 統輸出，而根據視掃描時鐘的狀態，輸出311是掃描輸出或者系統 輸出。示例性操作將在掃描時鐘Clk_A 303和Clk_B 306保持於邏輯 零狀態時強制普通才莫式而在掃描時鐘Clk一A 303和Clk_B 306在掃描 模式期間脈動到邏輯"1"時造成掃描數據(S_in 302 )被鎖存。當
在普通模式下時，Data—1 304隨著Clk_l 305而鎖存到Out—1 309而 Data—2 307隨著Clk—2 308而鎖存到Out—2 311。
圖4A是根據本發明實施例的可掃描鎖存器電路400的框圖。 可掃描鎖存器電路400包括掃描保持鎖存器401、動態邏輯門401、 掃描下拉樹405和NAND靜態鎖存器電路404。由掃描時鐘S—elk 411 和系統時鐘Clk_l 412來控制可掃描鎖存器電路400的操作。對於普 通操作，將S一clk411保持為邏輯"1"狀態而Clk—1 412的邏輯狀態 交替改變。在掃描操作期間，將Clk一l 412保持為邏輯"1"狀態而 S一clk411的邏輯狀態交替改變。掃描數據耦合到掃描保持鎖存器401 的S—in 410。已鎖存的掃描數據從掃描輸出S—out414耦合到掃描下 拉樹405的輸入。當S—clk 411是邏輯"1"時將掃描下拉樹405門 控為OFF,因此掃描下拉樹405在普通操作期間對動態節點D—node 407沒有影響。當S—clk411和Clk—1 412為邏輯"1"時將D—node47 預充電為邏輯"1"。在普通模式下，8_0^411保持邏輯"1"而當 Clk一l 412轉變到邏輯零時評估邏輯輸入413的布爾組合。由保持器 406來保持D—node 407的預充電狀態以提高抗噪性。當Clk_l 412 轉變到邏輯零時，由靜態鎖存器404鎖存D_node 407的邏輯狀態。 反相器緩衝器408和409為邏輯路徑和掃描路徑提供分離的驅動器。
在掃描模式下，Clk—1 412的靜態邏輯"1"狀態將動態邏輯門 402門控為OFF,阻止它評估D_node 407。在預充電階l史期間，掃 描保持鎖存器401鎖存被耦合到S一out414和掃描下拉樹405的S_in 410的邏輯狀態。當S—clk411轉變到邏輯零時，D—node407評估為 S—out414的邏輯狀態。當S—clk411轉變到邏輯"1"時，靜態鎖存 器404鎖存掃描數據。以這一方式，單個靜態鎖存器404可以用作 系統鎖存器或者掃描鎖存器，同時具有對動態邏輯門中邏輯信號的 布爾組合做出響應的輸入，由此提高性能。
圖4B是根據本發明另一實施例的可掃描鎖存器電路460的框 圖。在這一實施例中，NAND靜態鎖存器454包括如下電路，該電 路從分別響應於邏輯輸入—1 413和邏輯輸入一2 452的動態邏輯門
402和451接受多個動態節點D—node 407和D—node 453。動態節點 D_node 407或者D—node 453可以耦合到掃描下拉樹405。以這一方 式，在維持服務於系統邏輯功能和測試掃描功能的單個輸出鎖存器 的特徵的同時，更複雜的邏輯功能是可能的。
可掃描鎖存器電路460的操作類似於鎖存器電路400並且由掃 描時鐘S一clk411和系統時鐘ClkJ 412來控制。對於普通操作，將 S一clk411保持為邏輯"1"狀態而Clk—1 412的邏輯狀態交替改變。 在掃描操作期間，將Clk—412保持為邏輯"1"狀態而8_0^411的 邏輯狀態交替改變。掃描數據耦合到掃描保持鎖存器401的S—in 410。已鎖存的掃描數據從掃描輸出S一out414耦合到掃描下拉樹405 的輸入。當S_clk411是邏輯"1"時將掃描下拉樹405門控為OFF, 因此掃描下拉樹405對動態節點D一node407沒有影響。當S—clk411 和Clk—1 412均為邏輯"1"時將D—node 407預充電為邏輯"1"。 在普通模式下，S—clk411保持邏輯"1"，而當Clk—1 412轉變到邏 輯零時分別在D_node 407和D—node 453處評估邏輯輸入413和452 的布爾組合。分別由保持器406和456保持D一node 407和D一node 453 的預充電狀態以提高抗噪性。當Clk_l 412轉變到邏輯零時，由靜態 鎖存器454來鎖存D—node 407和D—node 453的邏輯狀態的AND。 反相器緩衝器408和409為邏輯路徑和掃描路徑提供分離的驅動器。
在掃描模式下，Clk一l 412的靜態邏輯"1"狀態將動態邏輯門 402和451門控為OFF，阻止它們評估D—node 407和D—node 453。 在預充電階段期間，掃描保持鎖存器401鎖存被耦合到S—out 414和 掃描下拉樹405的S—in410的邏輯狀態。當S—clk411轉變到邏輯零 時，D—node 407評估為邏輯狀態S—out 414。當S—clk 411轉變到邏 輯"1"時，靜態鎖存器404鎖存掃描數據。動態邏輯門451的輸出 保持於它的預充電邏輯"1"狀態下而並不影響靜態鎖存器電路454 的操作。以這一方式，單個靜態鎖存器454可以用作維持動態邏輯 的速度的複雜系統鎖存器或者掃描鎖存器。
圖4C是根據本發明另一實施例的可掃描鎖存器電路400的電
路細節框圖。掃描保持鎖存器401的細節在後續圖中呈現。當S—clk 411轉變到邏輯零時將S—in410鎖存到掃描保持鎖存器401的S—out 414。動態邏輯門402包括串聯耦合的PFET422和423,當S—Clk411 和Clk412均為邏輯"1"時這些PFET對D—node 407進行預充電， 而當Clk 412為邏輯"1"時由NFET 425將邏輯樹424從正在進行 評估的D—node 407解除耦合。掃描下拉樹405包括NFET 426和427 的串聯連接。當S_clk轉變到邏輯零時在D_node 407處評估S_out 414的邏輯狀態。保持器406包括PFET 433和反相器432。由保持 器406鎖存D_node 407的邏輯"1"預充電狀態以提高抗噪性。NAND 鎖存器404包括兩個NAND邏輯門；NAND門431具有兩個輸入而 NAND門430具有三個輸入。在預充電階段期間，S—clk 411和Clk 412 均為邏輯"1",該邏輯"1"激活NAND門430並且鎖存D—node 407 的所評估狀態。
在評估期間，S—clk411或者Clk412轉變到邏輯零，而NAND 門430的輸出轉變到邏輯"1",該邏輯"1"激活NAND門431, 該NAND門的輸出是對輸入的邏輯NAND組合的響應。如果NAND 43的輸出評估為邏輯"1"，則在預充電階段之前NAND 430的三 個輸入中的兩個輸入為邏輯"1"。當交替的時鐘信號(S—clk 411 或者Clk412)轉變到邏輯"1"時，NAND 430的輸出將轉變到邏輯 零，該邏輯零鎖存NAND 431的輸出處的邏輯"1"。
如果NAND 431的輸出評估為邏輯零，則D—node 407保持於 它的預充電邏輯"1"狀態。當交替的時鐘信號(S—clk411或者Clk 412)轉變到邏輯"1"時，NAND 430的輸出保持邏輯"1",這是 因為NAND門430的輸出狀態保持邏輯"1"。
圖5是根據本發明另一實施例的NAND鎖存器454的電路圖。 包括PFET 501-502和NFET 503-506的前端電路被配置為相對於輸 出508而言的NOR電路509。在預充電階段期間，Clk 412和S—clk 411 為接通NFET 503和505的邏輯"1"。如果輸出508為邏輯零，則 NAND 507的輸出是接通NFET 506的邏輯"1",因此輸出508保
持邏輯零。如果輸出508為邏輯"1"，則NAND 507的輸出轉變到 關斷NFET 506的邏輯零，因此輸出508保持邏輯"1"。當Clk412 或者S—clk411在評估階段期間轉變到零時，NAND 507的輸出將轉 變到邏輯"1"。如果D_node 407和D—node 455評估為邏輯零，則 輸出508將轉變到邏輯"1"或者保持於邏輯"1"。如果D—node407 和D—node 455評估為邏輯"1"，則輸出508將轉變到邏輯零或者 保持於邏輯零。掃描下拉邏輯樹可以耦合到D—node 407或者D—node 455。
圖6是根據本發明另一實施例的掃描保持鎖存器的具體電路 圖。PFET 606和607以及NFET 608和609被配置為第 一 門控反相 器，其中S—in410處的邏輯狀態在S一clk為邏輯"1"時反相為輸出 612而在S—clk為邏輯零時與輸出612隔離。PFET 601和602以及 NFET 603和604被類似地配置為第二門控反相器，其中S—out 414 處的邏輯狀態在S一clk為邏輯零時反相回到輸出612而在8_」1^為邏 輯"i"時與輸出612隔離。因此，在預充電階段期間，當S_clk411 為邏輯"1"時，S—in410的邏輯狀態耦合到S—out414。在評估階段 期間，將第一門控反相器門控為OFF而將第二門控反相器門控為 ON。第二門控反相器和反相器605形成鎖存器並且保持S一out 414 的邏輯狀態。確立S—out 414的邏輯狀態以在掃描模式期間評估動態 節點。
圖7是可以包含於中央處理單元(CPU) 700中的所選操作塊 的高級功能框圖。在所示實施例中，CPU 700包括內部指令高速緩 存(I-高速緩存)740和數據高速緩存(D-高速緩存)742，這些高 速緩存對於存儲器(圖7中未示出)而言是可以通過總線712、總線 接口單元744、存儲器子系統738、加載/存儲單元746和對應存4渚器 管理單元(數據MMU 750和指令MMU 752 )來訪問的。在所示架 構中，CPU 700響應於通過指令分派單元748從1-高速緩存740接收 的指令而對數據進行運算。分派單元748可以包含於指令單元754 中，該指令單元也可以包括獲取單元756和控制指令分支的分支處
理單元758。指令隊列760可以與獲取單元756和分派單元748進行 接口連接。響應於所分派的指令，能夠由定點單元(FXU) 760、 FXU 762或者浮點執行單元(FPU) 764對加載/存儲單元746從D-高速 緩存742接收的數據進行運算。此外，CPU 700提供經由向量執行 單元(VXU) 766對多個數據項的並行處理。VXU 766包括對向量 操作數執行置換運算的向量置換單元768以及執行向量算術運算的 向量算術邏輯單元(VALU) 770,這些運算可以包括對向量操作數 的定點運算和浮點運算。CPU 700可以具有根據本發明實施例來配 置的可掃描鎖存器以提高整體處理器性能。
在圖8中描繪了用於實施本發明的代表性硬體環境800，該圖 圖示了根據本發明的具有CPU 700的數據處理系統的典型硬體配 置，該配置包括根據本發明原理的可掃描鎖存器以及經由系統總線 812互連的多個其它單元。圖8中所示數據處理系統包括隨機存取存 儲器(RAM) 814、只讀存儲器(ROM) 816、用於將外圍設備如磁 盤單元820連接到總線812的輸入/輸出(1/0)適配器818、用於將 鍵盤824、滑鼠826和/或其它用戶接口設備如觸控螢幕設備(未示出) 連接到總線812的用戶接口適配器822、用於將系統連接到數據處理 網絡的通信適配器834以及用於將總線812連接到顯示器設備838 的顯示器適配器836。注意到CPU 800可以駐留於單個集成電^各上。
雖然已經具體地描述了本發明及其優點，但是應當理解，在不 脫離如所附權利要求限定的本發明的精神和範圍的情況下，能夠在 此做出各種變化、替換和更改。
權利要求
1.一種可掃描鎖存器電路，包括第一動態邏輯門，具有耦合到數據時鐘信號的第一時鐘輸入、耦合到掃描時鐘信號的第二時鐘輸入以及耦合到第一動態節點的輸出，其中當所述數據時鐘信號和所述掃描時鐘信號均具有第一邏輯狀態時所述第一動態節點被預充電為所述第一邏輯狀態，以及當所述數據時鐘信號具有第二邏輯狀態而所述掃描時鐘信號具有所述第一邏輯狀態時所述第一動態節點被邏輯樹評估為多個第一邏輯信號的第一布爾組合；掃描鎖存器電路，具有耦合到掃描輸入信號的輸入以及具有掃描輸出，其中當所述掃描時鐘信號具有所述第一邏輯狀態時所述掃描輸入信號的邏輯狀態被耦合到所述掃描輸出，而當所述掃描時鐘具有所述第二邏輯狀態時所述掃描輸出的邏輯狀態被鎖存；掃描下拉樹，具有耦合到所述掃描輸出的第一輸入、耦合到所述掃描時鐘的第二輸入以及耦合到所述第一動態節點的輸出節點，其中所述掃描下拉樹在所述掃描時鐘具有所述第二邏輯狀態時響應於所述掃描輸出的邏輯狀態而將所述第一動態節點評估為邏輯狀態；以及靜態鎖存器，具有耦合到所述第一動態節點的第一輸入、耦合到所述掃描時鐘信號的第二輸入、耦合到所述數據時鐘信號的第三輸入、耦合到掃描路徑和數據路徑的鎖存器輸出，其中當所述掃描時鐘或者所述數據時鐘轉變到所述第二邏輯狀態時響應於所述第一動態節點的邏輯狀態而將邏輯狀態設置成所述鎖存器輸出，而當所述掃描時鐘和所述數據時鐘均具有所述第一邏輯狀態時保持所述鎖存器輸出的邏輯狀態。
2. 根據權利要求1所述的可掃描鎖存器電路，還包括第二動態邏輯門，具有耦合到所述數據時鐘信號的第 一 時鐘輸 入、耦合到所述掃描時鐘信號的第二時鐘輸入以及耦合到第二動態 節點的輸出，其中當所述數據時鐘信號和所述掃描時鐘信號均具有 所述第一邏輯狀態時所述第二動態節點被預充電為所述第一邏輯狀 態，以及當所述數據時鐘信號具有所述第二邏輯狀態而所述掃描時 鍾信號具有所述第一邏輯狀態時所述第二動態節點被邏輯樹評估為 多個第二邏輯信號的第二布爾組合。
3. 根據權利要求2所述的可掃描鎖存器電路，其中所述靜態鎖存器具有耦合到所述第二動態節點的第四輸入，以及當所述掃描時鐘或者所述數據時鐘轉變到所述第二邏輯狀態時響應於所述第一動 態節點和所述第二動態節點的評估邏輯狀態的第三布爾組合而將邏輯狀態設置成所述鎖存器輸出，而當所述掃描時鐘和所述數據時鐘 均具有所述第 一 邏輯狀態時保持所述鎖存器輸出的邏輯狀態。
4. 根據權利要求3所述的可掃描鎖存器電路，其中所述鎖存器 輸出耦合到具有第 一緩沖器電路的所述掃描路徑，以及所述鎖存器 輸出耦合到具有隔離所述掃描路徑和所述數據路徑的第二緩沖器電 路的所述數據路徑。
5. 根據權利要求1所述的可掃描鎖存器電路，還包括具有耦合 到所述第 一動態節點的輸入和輸出的保持器電路，其中所述保持器 電路的輸出是再生性的並且在所述第 一 動態節點的所述預充電階段 期間保持所述第一動態節點的所述第一邏輯狀態，並且所述保持器 電路的所述輸出在所述第 一動態節點的所述評估階段期間被從所述第一動態節點解除耦合。
6. 根據權利要求2所述的可掃描鎖存器電路，還包括具有耦合 到所述第二動態節點的輸入和輸出的保持器電路，其中所述保持器 電路的輸出是再生性的並且在所述第二動態節點的所述預充電階段 期間保持所述第二動態節點的所述第一邏輯狀態，並且所述保持器 電路的所述輸出在所述第二動態節點的所述評估階段期間從所述第 二動態節點解除耦合。
7. 根據權利要求1所述的可掃描鎖存器電路，其中所述靜態鎖 存器包括 第 一 靜態邏輯門，具有耦合到所述掃描時鐘信號的所述靜態鎖 存器的所述第二輸入、耦合到所述數據時鐘信號的所述靜態鎖存器 的所述第三輸入和耦合到所述靜態鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態邏輯門，具有耦合到所述第 一動態節點的所述靜態鎖 存器的所述第 一輸入、耦合到所述第 一靜態邏輯門的所述邏輯輸出 的第二邏輯輸入以及作為所述靜態鎖存器的所述鎖存器輸出而耦合的邏輯輸出。
8. 根據權利要求3所述的可掃描鎖存器電路，其中所述靜態鎖存器包括第 一靜態邏輯門，具有耦合到所述掃描時鐘信號的所述靜態鎖 存器的所述第二輸入、耦合到所述數據時鐘信號的所述靜態鎖存器 的所述第三輸入和耦合到所述靜態鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態邏輯門，具有耦合到所述第 一動態節點的所述靜態鎖 存器的所述第 一輸入、耦合到所述第二動態節點的所述第四輸入、 耦合到所述第 一靜態邏輯門的所述邏輯輸出的第二邏輯輸入以及作 為所述靜態鎖存器的所述鎖存器輸出而耦合的邏輯輸出。
9. 根據權利要求7所述的可掃描鎖存器電路，其中所述第一靜 態邏輯門和第二靜態邏輯門具有NAND功能。
10. 根據權利要求8所述的可掃描鎖存器電路，其中所述第一 靜態邏輯門具有NAND功能而所述第二邏輯門具有NOR功能。
11. 一種中央處理單元(CPU),包括 用於處理數字數據的數字處理電路；以及用於存儲數據和程序指令的存儲器，其中所述數字處理電路具 有至少一個可掃描鎖存器電路，所述可掃描鎖存器電路具有第 一 動態邏輯門，具有耦合到數據時鐘信號的第 一 時鐘輸 入、耦合到掃描時鐘信號的第二時鐘輸入以及耦合到第 一動態 節點的輸出，其中當所述數據時鐘信號和所述掃描時鐘信號均 具有第 一邏輯狀態時所述第 一動態節點被預充電為所述第 一邏 輯狀態，以及當所述數據時鐘信號具有第二邏輯狀態而所述掃 描時鐘信號具有所述第一邏輯狀態時所述第一動態節點被邏輯樹評估為多個第 一邏輯信號的第 一布爾組合；掃描鎖存器電路，具有耦合到掃描輸入信號的輸入以及具有 掃描輸出，其中當所述掃描時鐘信號具有所述第 一 邏輯狀態時 所述掃描輸入信號的邏輯狀態被耦合到所述掃描輸出，而當所 述掃描時鐘具有所述第二邏輯狀態時所述掃描輸出的邏輯狀態 被鎖存；掃描下拉樹，具有耦合到所述掃描輸出的第一輸入、耦合到 所述掃描時鐘的第二輸入以及耦合到所述第 一動態節點的輸出 節點，其中所述掃描下拉樹在所述掃描時鐘具有所述第二邏輯 狀態時響應於所述掃描輸出的邏輯狀態而將所述第 一 動態節,泉 評估為邏輯狀態；以及靜態鎖存器，具有耦合到所述第一動態節點的第一輸入、耦 合到所述掃描時鐘信號的第二輸入、耦合到所述數據時鐘信號 的第三輸入、耦合到掃描路徑和數據路徑的鎖存器輸出，其中 當所述掃描時鐘或者所述數據時鐘轉變到所述第二邏輯狀態時 響應於所述第 一 動態節點的邏輯狀態而將邏輯狀態設置成所述 鎖存器輸出，而當所述掃描時鐘和所述數據時鐘均具有所述第 一邏輯狀態時保持所述鎖存器輸出的邏輯狀態。
12.根據權利要求11所述的CPU，還包括 第二動態邏輯門，具有耦合到所述數據時鐘信號的第 一 時鐘輸 入、耦合到所述掃描時鐘信號的第二時鐘輸入以及耦合到第二動態 節點的輸出，其中當所述數據時鐘信號和所述掃描時鐘信號均具有 所述第一邏輯狀態時所述第二動態節點被預充電為所述第一邏輯狀 態，以及當所述數據時鐘信號具有所述第二邏輯狀態而所述掃描時 鍾信號具有所述第 一 邏輯狀態時所述第二動態節點被邏輯樹評估為 多個第二邏輯信號的第二布爾組合。
13. 根據權利要求12所述的CPU,其中所述靜態鎖存器具有耦 合到所述第二動態節點的第四輸入，以及當所述掃描時鐘或者所述 數據時鐘轉變到所述第二邏輯狀態時響應於所述第一動態節點和所 述第二動態節點的所評估邏輯狀態的第三布爾組合而將邏輯狀態設 置成所述鎖存器輸出，而當所述掃描時鐘和所述數據時鐘均具有所 述第 一邏輯狀態時保持所述鎖存器輸出的邏輯狀態。
14. 根據權利要求13所述的CPU，其中所述鎖存器輸出耦合到 具有第 一緩衝器電路的所述掃描路徑，以及所述鎖存器輸出耦合到 具有隔離所述掃描路徑和所述數據路徑的第二緩沖器電路的所述數 據路徑。
15. 根據權利要求11所述的CPU,還包括具有耦合到所述第一 動態節點的輸入和輸出的保持器電路，其中所述保持器電路的輸出 是再生性的並且在所述第 一 動態節點的所述預充電階段期間保持所 述第一動態節點的所述第一邏輯狀態，而所述保持器電路的所述輸 出在所述第 一動態節點的所述評估階段期間從所述第 一動態節點解 除耦合。
16. 根據權利要求12所述的CPU，還包括具有耦合到所述第二 動態節點的輸入和輸出的保持器電路，其中所述保持器電路的輸出 是再生性的並且在所述第二動態節點的所述預充電階段期間保持所 述第二動態節點的所述第一邏輯狀態，而所述保持器電路的所述輸 出在所述第二動態節點的所述評估階段期間從所述第二動態節點解 除耦合。
17. 根據權利要求11所述的CPU,其中所述靜態鎖存器包括 第 一 靜態邏輯門，具有耦合到所述掃描時鐘信號的所述靜態鎖存器的所述第二輸入、耦合到所述數據時鐘信號的所述靜態鎖存器 的所述第三輸入和耦合到所述靜態鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態邏輯門，具有耦合到所述第一動態節點的所述靜態鎖 存器的所述第 一輸入、耦合到所述第 一靜態邏輯門的所述邏輯輸出 的第二邏輯輸入以及作為所述靜態鎖存器的所述鎖存器輸出而耦合 的邏輯輸出。
18. 根據權利要求13所述的CPU,其中所述靜態鎖存器包括 第 一 靜態邏輯門，具有耦合到所述掃描時鐘信號的所述靜態鎖存器的所述第二輸入、耦合到所述數據時鐘信號的所述靜態鎖存器 的所述第三輸入和耦合到所述靜態鎖存器的所述鎖存器輸出的第一 邏輯輸入以及具有邏輯輸出；以及第二靜態邏輯門，具有耦合到所述第 一動態節點的所述靜態鎖 存器的所述第 一輸入、耦合到所述第二動態節點的所述第四輸入、 耦合到所述第 一靜態邏輯門的所述邏輯輸出的第二邏輯輸入以及作 為所述靜態鎖存器的所述鎖存器輸出而耦合的邏輯輸出。
19. 根據權利要求17所述的CPU，其中所述第一靜態邏輯門和 第二靜態邏輯門具有NAND功能。
20. 根據權利要求18所述的CPU,其中所述第一靜態邏輯門具 有NAND功能而所述第二邏輯門具有NOR功能。
全文摘要
一種可掃描鎖存器，包括具有至少一個動態邏輯門的邏輯前端，該動態邏輯門具有執行普通布爾邏輯運算的邏輯樹。動態邏輯門與掃描下拉邏輯樹相組合，該掃描下拉邏輯樹耦合到掃描保持鎖存器輸出以及動態邏輯門的動態節點。掃描時鐘和普通時鐘確定邏輯電路是在普通邏輯模式下還是在掃描測試模式下。靜態輸出鎖存器具有響應於動態節點邏輯狀態的至少一個輸入。響應於掃描時鐘或者普通時鐘的邏輯狀態而由動態邏輯門的邏輯樹或者掃描電路的掃描下拉邏輯樹來設置動態節點的所評估狀態。
文檔編號H03K19/096GK101174831SQ20071016171
公開日2008年5月7日 申請日期2007年9月24日 優先權日2006年10月31日
發明者D·F·溫德爾, H·C·恩戈, J·B·庫安格, J·D·沃諾克 申請人:國際商業機器公司