時間檢測電路、ad轉換器以及固體攝像裝置的製作方法
2023-10-09 10:01:24
專利名稱：時間檢測電路、ad轉換器以及固體攝像裝置的製作方法
技術領域：
本發明涉及時間檢測電路以及使用該時間檢測電路的AD轉換器和固體攝像裝置。本申請基於2010年8月6日在日本申請的特願2010-177756號主張優先權，在此援引其內容。
背景技術：
作為現有的時間檢測電路的一例，已知有圖8所示的結構(例如參照專利文獻1、2)。首先，對圖8的時間檢測電路的結構以及動作進行說明。圖8示出了現有例的時間檢測電路的結構。圖8所示的時間檢測電路由延遲部30、比較部31、鎖存部33以及計數部34構成。延遲部30具有使輸入信號延遲後輸出的多個延遲單元DU
DU[7]。向開頭的延遲單元DU
輸入起始脈衝(=StartP)。比較部
31具有電壓比較器，該電壓比較器被輸入作為時間檢測對象的模擬信號Signal和隨著時間的經過而減少的斜波Ramp，並輸出表示模擬信號Signal與斜波Ramp的比較結果的信號。鎖存部33具有對延遲部30的輸出CKO CK7的邏輯狀態進行鎖存的鎖存電路D_0 D_7。計數部34具有根據來自延遲部30的輸出CK7進行計數的計數電路。在比較部31中，生成與模擬信號Signal的振幅對應的時間間隔(時間軸方向的大小)。緩衝電路是使輸入信號反轉後輸出的反轉緩衝電路。在此，為了便於理解本說明書中的說明而採用了反轉緩衝電路的結構。在緩衝電路的輸出Hold為高電平時，構成鎖存部33的鎖存電路D_0 D_7處於有效(enable)狀態，按原樣輸出延遲單元DU
DU[7]的輸出CKO CK7。此外，在緩衝電路的輸出Hold從高電平轉變為低電平時，鎖存電路D_0 D_7成為無效(disable)狀態，對與此時的延遲單元DU
DU[7]的輸出CKO CK7對應的邏輯狀態進行鎖存。控制信號RST是用於進行構成計數部34的計數電路的復位動作的信號。另外，雖然沒有明示對計數部34的計數結果的邏輯狀態進行鎖存的計數鎖存電路，但通過使用具有鎖存功能的計數電路，計數電路兼用作計數鎖存電路。接著，對現有例的動作進行說明。圖9示出了現有例的時間檢測電路的動作。首先，在與比較部31的比較開始相關的定時(第一定時)，向延遲部30輸入周期與延遲部30的延遲時間大致一致的時鐘作為起始脈衝(=StartP)。由此，延遲部30開始進行動作。構成延遲部30的延遲單元DU
使起始脈衝(=StartP)反轉和延遲後輸出為輸出CK0，構成延遲部30的延遲單元DU
DU[7]分別使前級的延遲單元的輸出反轉和延遲後輸出為輸出CKl CK7。延遲單元DU [O] DU [7]的輸出CKO CK7被輸入到鎖存部33的鎖存電路D_0 D_7。由於緩衝電路的輸出Ho I d為高電平，所以鎖存電路D_0 D_7為有效狀態，按原樣輸出延遲單元DU
DU[7]的輸出CKO CK7。計數部34根據作為鎖存部33的鎖存電路D7的輸出Q7而輸出的延遲部30的輸出CK7進行計數動作。在該計數動作中，通過輸出CK7的上升或下降，計數值增加或減少。在模擬信號Signal和斜波Ramp大致一致的定時(第二定時)輸出CO反轉。在緩衝電路中對比較部31的輸出CO進行緩衝之後(第三定時)，緩衝電路的輸出Hold成為低電平。由此，鎖存電路D_0 D_7成為無效狀態。此時，與延遲單元DU[O] DU[7]的輸出CKO CK7對應的邏輯狀態被鎖存電路D_0 D_7鎖存。通過鎖存電路D_7停止動作，由此，計數部34對計數值進行鎖存。根據鎖存部33鎖存的邏輯狀態和計數部34鎖存的計數值，得到與模擬信號Signal對應的數據。根據上述現有例的時間檢測電路，能夠得到與時間間隔對應的數據。即、能夠檢測與時間間隔對應的時間。也可以利用上述的時間檢測電路，構成將模擬信號轉換為數位訊號的AD轉換器。現有技術文獻專利文獻專利文獻1:日本特開2009-38726號公報專利文獻2 :日本特開2009-38781號公報
發明內容
發明所要解決的課題在上述現有的時間檢測電路中，由於構成鎖存部33的鎖存電路D_0 D_6在時間間隔的期間動作，所以鎖存部33所消耗的電流值變大，很難減少時間檢測電路的消耗電流。在現有例的時間檢測電路中，在從第一定時起到第三定時為止的期間，構成鎖存部33的鎖存電路D_0 D_6始終動作。對於延遲部30的輸出CKO CK7，由於頻率一般較高，所以在構成鎖存部33的鎖存電路D_0 D_6中消耗電流，因此很難減少時間檢測電路自身的消耗電流。在此，作為在AD轉換器中使用了現有例的時間檢測電路的具體設備的例子，考慮數位照相機(DSC)等中使用的成像器。具體地，假定為像素為2000萬像素、幀頻為60幀/秒的規格。另外，假設對應每一像素列配置AD轉換器。為了便於說明，將2000萬像素的像素排列設為縱橫4000行X5000列，並為了進一步簡化，假設沒有消隱(blanking)期間，則在每一秒讀出的像素信號的行數如下。60 幀 / 秒 X 4000 行 / 幀=240K 線 / 秒S卩、一行的讀出頻率是240KHZ。例如當由高位7比特(計數部34的計數值)和低位3比特(構成鎖存部33的鎖存電路D_0 D_7的數據)構成10比特的AD轉換時，需要以一行的讀出頻率的128 (=27)倍、即30MHz左右從延遲部30輸出時鐘CKO CK7。在此，當假定構成鎖存部33的每個鎖存電路的消耗電流值為IuA/個時，每一列的鎖存電路D_0 D_6的消耗電流值如下。IuA/ 個 X 7 個=7uA另外，由於將鎖存電路0_7的輸出用作構成計數部34的計數電路的計數時鐘，所以在計算中沒有包含鎖存電路D_7的輸出。即、5000列的消耗電流值為35mA。在該計算中沒有考慮在AD轉換器從像素接收數據之前的待機期間等、無法進行作為AD轉換的比較動作的期間，此外，除去了在上述像素以外從OB (Optical Black，光學黑)像素讀出像素信號的期間或消隱時間，因此，認為實際上是比如上述那樣估計的頻率30MHz還高的頻率。本發明提供能夠減少消耗電流的時間檢測電路、AD轉換器以及固體攝像裝置。解決課題的手段本發明的時間檢測電路具有延遲部，其具有使輸入信號延遲後輸出的多個延遲單元，並在與第一脈衝的輸入相關的第一定時開始動作；鎖存部，其對所述多個延遲單元的邏輯狀態進行鎖存；計數部，其根據從所述多個延遲單元中的任意一個輸出的時鐘進行計數；計數鎖存部，其對所述計數部的狀態進行鎖存；以及鎖存控制部，其在與第二脈衝的輸入相關的第二定時使所述鎖存部有效，在從所述第二定時起經過了規定的時間的第三定時，使所述鎖存部以及所述計時鎖存部執行鎖存。優選的是，所述延遲部是圓環狀地連接所述多個延遲單元而成的圓環延遲電路。優選的是，還具有比較部，該比較部輸入規定的模擬信號和隨著時間的經過增加或減少的參照信號，並在所述參照信號相對於所述模擬信號滿足規定的條件時輸出比較信號，所述比較信號輸入到所述鎖存控制部，所述第一定時與所述參照信號輸入到所述比較部的定時相關，所述第二定時與所述比較信號輸入到所述鎖存控制部的定時相關。此外，本發明的AD轉換器具有上述的時間檢測電路；生成所述參照信號的參照信號生成部；以及運算部，其根據所述鎖存部中鎖存的所述邏輯狀態和所述計數鎖存部鎖存的所述狀態，生成數位訊號。此外，本發明的固體攝像裝置具有行列狀地配置了根據入射的電磁波的大小輸出像素信號的多個像素的攝像部；輸入與所述像素信號對應的所述模擬信號的上述的AD轉換器，其中針對構成所述攝像部的所述像素的每一列或每多列設置了所述比較部、所述鎖存部、所述計數部、所述計數鎖存部以及所述鎖存控制部。發明的效果根據本發明，在與第二脈衝的輸入相關的第二定時使鎖存部有效，在從第二定時起經過了規定時間的第三定時使鎖存部以及計數鎖存部執行鎖存，由此縮短了鎖存部的動作時間，從而能夠減少消耗電流。
圖1是示出本發明的第一實施方式的時間檢測電路的結構的電路圖。圖2是示出本發明的第一實施方式的時間檢測電路的動作的時序圖。圖3是示出本發明的第二實施方式的時間檢測電路的結構的電路圖。圖4是示出本發明的第二實施方式的時間檢測電路的動作的時序圖。圖5是示出本發明的第三實施方式的時間檢測電路的結構的電路圖。圖6是示出本發明的第三實施方式的時間檢測電路的動作的時序圖。圖7是示出本發明的第四實施方式的固體攝像裝置的結構的框圖。圖8是示出現有的時間檢測電路的結構的電路圖。圖9是示出現有的時間檢測電路的動作的時序圖。
具體實施方式
以下，參照
本發明的實施方式。(第一實施方式)首先，說明本發明的第一實施方式。圖1示出了本實施方式的時間檢測電路的結構的一例。以下，對本例的結構進行說明。圖1所示的時間檢測電路由延遲部30、信號生成部32、鎖存部33以及計數部34構成。延遲部30具有使輸入信號延遲後輸出的多個延遲單元DU[O] DU[7]。向開頭的延遲單元DU [O]輸入起始脈衝(=StartP )。信號生成部32生成對鎖存部33以及計數部34的動作進行控制的控制信號。信號生成部32具有反轉延遲電路DLY，其使作為時間檢測的對象的模擬信號Signal反轉和延遲；以及AND電路，其輸出如下信號該信號取反轉延遲電路DLY的輸入LO (=Signal)和反轉延遲電路DLY的輸出xL0_D的邏輯積(AND)。通過該結構，信號生成部32在第一定時輸入了起始脈衝(=StartP)之後的第二定時，使鎖存部33的鎖存電路D_0 D_6成為有效(enable)狀態，在從第二定時起經過了規定的時間的第三定時，生成用於使鎖存電路D_0 D_6以及計數部34執行鎖存的控制信號，詳細情況在後面說明。鎖存部33具有對延遲部30的輸出CKO CK7的邏輯狀態進行鎖存的鎖存電路D_0 D_7。此外，鎖存部33具有向鎖存電路DU[7]輸出信號Hold_C的AND電路，該信號Hold_C取信號生成部32的反轉延遲電路DLY的輸出xL0_D和控制信號Enable的邏輯積(AND)0計數部34具有根據來自延遲部30的輸出CK7進行計數的計數電路。在信號生成部32的AND電路的輸出Hold_L為高電平時，構成鎖存部33的鎖存電路D_0 D_6為有效(enble)狀態，按原樣輸出延遲單元DU
DU[6]的輸出CKO CK6。此外，在信號生成部32的AND電路的輸出Hold_L從高電平轉變為低電平時，鎖存電路D_0 D_6成為無效(disable)狀態，對與此時的延遲單元DU
DU[6]的輸出CKO CK6對應的邏輯狀態進行鎖存。另一方面，在鎖存部33的AND電路的輸出Ho I d_C為高電平時，構成鎖存部33的鎖存電路D_7為有效(enble)狀態，按原樣輸出延遲單元DU[7]的輸出CK7。此外，在鎖存部33的AND電路的輸出Hold_C從高電平轉變為低電平時，鎖存電路D_7成為無效(disable)狀態，對與此時的延遲單元DU[7]的輸出CK7對應的邏輯狀態進行鎖存。控制信號Enable是用於控制鎖存部33的AND電路的信號。控制信號RST是用於進行構成計數部34的計數電路的復位動作的信號。在本圖中雖然沒有明示對計數部34的計數結果的邏輯狀態進行鎖存的計數鎖存電路，但由於使用具有鎖存功能的計數電路，所以計數電路兼用作計數鎖存電路。另外，本結構只不過是一例，不限於此。接著，對本例的動作進行說明。圖2示出了本實施方式的時間檢測電路的動作。首先，輸入周期與延遲部30的延遲時間大致一致的時鐘，作為起始脈衝(=StartP)(第一定時)。由此，延遲部30開始進行動作。構成延遲部30的延遲單元DU[O]使起始脈衝(=StartP)反轉和延遲之後輸出為輸出CK0，構成延遲部30的延遲單元DU[1] DU[7]分別使前級的延遲單元的輸出反轉和延遲之後輸出為輸出CKl CK7。延遲單元DU [O] DU [7]的輸出CKl CK7被輸入到鎖存部33的鎖存電路D_0 D_7。由於反轉延遲電路DLY的輸入LO (=Signal)是低電平，信號生成部32的AND電路的輸出Hold_L是低電平，所以鎖存電路D_0 D_6為無效狀態，停止動作。
另一方面，由於鎖存部33的AND電路的輸出Hold_C為高電平，所以鎖存電路D_7為有效狀態，按原樣輸出延遲單元DU[7]的輸出CK7。計數部34根據作為鎖存電路D_7的輸出Q7而被輸出的延遲部30的輸出CK7，進行計數動作。在該計數動作中，隨著輸出CK7的上升或下降，計數值增加或減少。從第一定時起經過了作為檢測對象的「被檢測時間」之後，信號生成部32的反轉延遲電路DLY的輸入LO (=Signal)反轉，從而信號生成部32的AND電路的輸出Hold_L成為高電平。由此，鎖存電路D_0 D_6成為有效狀態。從第二定時起經過了與信號生成部
32的反轉延遲電路DLY的延遲時間一致的時間之後(第三定時)，信號生成部32的反轉延遲電路DLY的輸出xL0_D反轉，信號生成部32的AND電路的輸出Hold_L成為低電平。由此，鎖存電路D_0 D_6成為無效狀態。此時，與延遲單元DU
DU[6]的輸出CKO CK6對應的邏輯狀態被鎖存部33的鎖存電路D_0 D_6鎖存。此外，由於在上述第三定時，鎖存部33的AND電路的輸出Hold_C成為低電平，所以鎖存電路D_7成為無效狀態，與延遲單元DU [7]的輸出CK7對應的邏輯狀態被鎖存部33的鎖存電路D_7鎖存。通過鎖存電路D_7停止動作，由此，計數部34對計數值進行鎖存。根據鎖存部33鎖存的邏輯狀態和計數部34鎖存的計數值，得到與「被檢測時間」對應的數據。鎖存的數據例如被輸出到後級的運算部(未圖示)，進行二進位化等處理。由於在上述的動作中，僅在從第二定時起到第三定時為止的期間內鎖存電路D_0 D_6動作，所以能夠減少鎖存部33中的消耗電流。因此，能夠減少時間檢測電路的消耗電流。另外，在本例中構成為通過對構成鎖存部33的鎖存電路D_0 D_6的動作進行控制來降低功耗，但也可以構成為例如控制鎖存電路0_1 D_5。並且，不必限定於此。(第二實施方式)接著，對本發明的第二實施方式進行說明。圖3示出了本實施方式的時間檢測電路的結構的一例。以下，說明本例的結構圖。與圖1中所示的結構不同的是延遲部30的結構。在本實施方式中，通過將構成延遲部30的多個延遲單元DU[*] (*是O 7)連接成環狀，來實現圓環延遲電路。除此以外與圖1相同，所以省略說明。接著，對本例的動作進行說明。圖4示出了本實施方式的時間檢測電路的動作。與圖2不同的是起始脈衝(=StartP),通過起始脈衝(=StartP)的邏輯狀態從低電平變化為高電平，由此,延遲部30開始動作，根據來自延遲部30的輸出CK7，進行計數部34的計數動作。除此以外與圖2相同，所以省略說明。在第一實施方式中需要將起始脈衝(=StartP)生成為周期與延遲部30的延遲時間大致一致的時鐘，但在本實施方式中起始脈衝(=StartP)的生成變得容易。因此,延遲部30的控制、即時間檢測電路的控制變得容易。(第三實施方式)接著，對本發明的第三實施方式進行說明。圖5示出了本實施方式的時間檢測電路的結構的一例。以下，對本例的結構圖進行說明。在圖5中省略了延遲部30的圖示。與圖3中所示的結構不同的是追加了比較部31的這一點。比較部31由電壓比較器構成，該電壓比較器被輸入作為時間檢測的對象的模擬信號Signal和隨著時間的經過增加或減少的斜波Ramp，輸出表示對模擬信號Signal和斜波Ramp進行比較的結果的信號。由此，生成與模擬信號Signal對應的時間間隔(相當於圖2的說明中的「被檢測時間」)。除此以外與圖3相同，所以省略說明。接著，對本例的動作進行說明。首先，在與比較部31中的比較開始相關的定時(第一定時)，起始脈衝(=StartP)的邏輯狀態從低電平變化為高電平。由此，延遲部30開始進行動作。構成延遲部30的延遲單元DU
使起始脈衝(=StartP)反轉和延遲之後，輸出為輸出CK0，構成延遲部30的延遲單元DU[1] DU[7]分別使前級的延遲單元的輸出反轉和延遲之後輸出為輸出CKl CK7。延遲單元DU
DU[7]的輸出CKO CK7被輸入到鎖存部33的鎖存電路D_0 D_7。由於反轉延遲電路DLY的輸入CO為低電平，信號生成部32的AND電路的輸出Hold_L為低電平，所以鎖存電路D_0 D_6為無效狀態，停止動作。另一方面，由於鎖存部33的AND電路的輸出Hold_C是高電平，所以鎖存電路D_7處於有效狀態，按原樣輸出延遲單元DU[7]的輸出CK7。計數部34根據作為鎖存電路D_7的輸出Q7而被輸出的延遲部30的輸出CK7，進行計數動作。在該計數動作中，通過輸出CK7的上升或下降，計數值增加或減少。在模擬信號Signal和斜波Ramp大致一致的定時(第二定時)，比較部31的輸出CO反轉而成為高電平。由此，鎖存電路D_0 D_6成為有效狀態。從第二定時起經過了與信號生成部32的反轉延遲電路DLY的延遲時間一致的時間之後(第三定時)，信號生成部32的反轉延遲電路DLY的輸出xC0_D反轉，信號生成部32的AND電路的輸出Hold_L成為低電平。由此，鎖存電路D_0 D_6成為無效狀態。此時，與延遲單元DU
DU[6]的輸出CKO CK6對應的邏輯狀態被鎖存部33的鎖存電路D_0 D_6鎖存。此外，由於在上述第三定時，鎖存部33的AND電路的輸出Hold_C成為低電平，所以鎖存電路D_7成為無效狀態，與延遲單元DU [7]的輸出CK7對應的邏輯狀態被鎖存部33的鎖存電路D_7鎖存。通過鎖存電路D_7停止動作，由此，計數部34對計數值進行鎖存。根據鎖存部33鎖存的邏輯狀態和計數部34鎖存的計數值，得到與從第一定時起到第二定時為止的時間間隔對應的數據。鎖存的數據例如被輸出到後級的運算部(未圖示)，進行二進位化等處理。在上述的動作中，僅在從第二定時起到第三定時為止的期間鎖存電路D_0 D_6動作，所以能夠減少鎖存部33中的消耗電流。因此，能夠減少時間檢測電路的消耗電流。另外，在本例中通過對構成鎖存部33的鎖存電路D_0 D_6的動作進行控制來降低功耗，但也可以例如對鎖存電路D_1 D_5進行控制。並且，不必限定於此。(第四實施方式)接著，對本發明的第四實施方式進行說明。圖7示出了本實施方式的固體攝像裝置的結構的一例。以下，對本例的結構圖進行說明。圖7所示的固體攝像裝置I由攝像部
2、垂直選擇部12、讀出電流源部5、模擬部6、延遲部18、斜波部19、列處理部15、水平選擇部14、運算部17以及控制部20構成。在攝像部2中，生成並輸出與入射的電磁波的大小對應的信號的多個單位像素3被配置成矩陣狀。垂直選擇部12選擇攝像部2的各行。讀出電流源部5讀出來自攝像部2的信號來作為電壓信號。模擬部6對從攝像部2讀出的信號進行模擬處理。延遲部18對應於第二、第三實施方式中說明的延遲部30，具有圓環延遲電路8。斜波部19生成斜波作為隨著時間的經過而增加或減少的參照信號。列處理部15通過參照信號線119與斜波部19連接。水平選擇部14把在列處理部15中生成的數據讀出到水平信號線117。運算部17與水平信號線117連接。控制部20對各部進行控制。在圖7中為了簡便，對由4行X6列的單位像素3構成的攝像部2的情形進行了說明，但是現實中，攝像部2的各行或各列中配置了幾十個到幾萬個的單位像素3。另外，雖然沒有圖示，但構成攝像部2的單位像素3由光電二極體/光電門/光電電晶體等光電變換元件以及電晶體電路構成。在該系統結構中，對攝像部2的各單位像素3進行驅動控制的周邊的驅動系統或信號處理系統、即垂直選擇部12、水平選擇部14、列處理部15、運算部17、延遲部18、斜波部19以及控制部20等周邊電路使用與半導體集成電路製造技術同樣的技術，在單晶矽等半導體區域中與攝像部2 —起一體地形成。以下對各部進行更詳細的說明。攝像部2中，單位像素3被二維地配置為4行6列，並且對於該4行6列的像素排列，針對每一行配線有行控制線11。行控制線11的各一端連接在與垂直選擇部12的各行對應的各輸出端。垂直選擇部12由移位寄存器或解碼器(decoder)等構成，在驅動攝像部2的各像素單元3時，通過行控制線11進行攝像部2的行地址或行掃描的控制。此外，對於攝像部2的像素排列，針對每列配線有垂直信號線13。例如採用匪OS電晶體來構成讀出電流源部5。在漏極端子上連接來自攝像部2的垂直信號線13，對控制端子適當地施加所期望的電壓，源極端子與GND連接。由此，來自單位像素3的信號以電壓模式被輸出。另外，雖然在作為電流源而使用了 NMOS電晶體的情況下進行了說明，但不必限於此。
雖然省略了詳細的說明，但對於通過垂直信號線13輸入的電壓模式的像素信號，模擬部6對剛剛像素復位(reset)之後的信號電平(復位電平)與實際的信號電平進行差分處理，由此去除噪聲成分，該噪聲成分被稱為作為每個像素的固定偏差的FPN (=FixedPattern Noise :固定模式噪聲)或復位噪聲。另外，也可以根據需要設置具有信號放大功能的AGC (=Auto Gain Control,自動增益控制)電路等。列處理部15具有例如針對攝像部2的每個像素列、即每個垂直信號線13設置的ADC部16，將針對每個像素列通過垂直信號線13從攝像部2的各單位像素3讀出的模擬像素信號轉換為數字數據。另外，在本例中，採用了對於攝像部2的像素列，以I對I的對應關係配置ADC部16的結構，但是這只不過是一例，並不限於該配置關係。例如，也可以針對多個像素列配置一個ADC部16，採用在多個像素列之間分時使用該一個ADC部16的結構。列處理部15與後述的斜波部19、延遲部18以及運算部17 —起構成了 AD轉換器，該AD轉換器將從攝像部2的選擇像素行的單位像素3讀出的模擬像素信號轉換為數字像素數據。延遲部18並不限於作為對稱振蕩電路(圓環延遲電路)的VCO (=VoltageControlled Oscillator,電壓控制振蕩器)電路，圓環延遲電路自身與對稱振蕩電路同樣地由奇數個的延遲單元構成，但其輸出也可以等價地使用偶數(特別是2的乘方)的所謂非對稱振蕩電路。而且，圓環延遲電路自身由偶數個(特別是2的乘方)延遲單元構成，低位邏輯狀態的輸出(端子)為偶數(特別是2的乘方M^RDL (=Ring Delay Line，環形延遲線)電路構成或圓環延遲電路自身由偶數個(特別是2的乘方個)延遲單元構成,進一步地也可以使用所謂全差動型振蕩電路，該全差動型振蕩電路構成為將構成延遲單元的全差動型反轉電路的最終級的輸出分別反饋到初級的輸入的相反側。另外，作為延遲部18優選的是圓環延遲電路，但不限於此。斜波部19例如由積分電路構成，根據控制部20的控制，生成電平隨著時間經過呈傾斜狀變化的所謂斜波，並通過參照數據線119提供給電壓比較部131的輸入端子中的一個。另外，作為斜波部19，不限於採用積分電路，也可以採用DAC電路。但是，在採用了使用DAC電路數字地生成斜波的結構的情況下，需要採用使斜波的階梯(step)變細的結構或採用與此同等的結構。水平選擇部14由移位寄存器或解碼器等構成，進行列處理部15的ADC部16的列地址或列掃描的控制。根據該水平選擇部14的控制，在ADC部16中被AD轉換後的數字數據被依次讀出到水平信號線117。運算部17根據被輸出到水平信號線117的數字數據，執行二進位化等代碼轉換，輸出進行二進位化之後的數字數據。此外，運算部17也可以內置例如黑電平調整、列偏差修正、顏色處理等信號處理功能。而且，也可以將η位並行數字數據轉換為串行數據後輸出。控制部20具有TG (=Timing Genertor :定時發生器)的功能模塊，以及用於與該TG進行通信的功能模塊，該TG提供斜波部19、延遲部18、垂直選擇部12、水平選擇部14、運算部17等的各部的動作所需要的時鐘或規定定時的脈衝信號。另外，控制部20也可以與攝像部2或垂直選擇部12以及水平選擇部14等其他功能要素獨立地，被提供為單獨的半導體集成電路。此時，通過由攝像部2或垂直選擇部12以及水平選擇部14等構成的攝像器件和控制部20，構建作為半導體系統的一例的攝像裝置。該攝像裝置也可以被提供為併入了周邊的信號處理或電源電路等的攝像模塊。接著，對ADC部16的結構進行說明。ADC部16將從攝像部2的各單位像素3通過垂直信號線13讀出的各個 模擬像素信號與斜波部19提供的用於進行AD轉換的斜波進行比較，由此，生成具有與像素信號的大小對應的時間軸方向的大小(脈衝寬度)的時間間隔。然後，通過將與該時間間隔對應的數據作為與像素信號的大小對應的數字數據，來進行AD轉換。以下，對ADC部16的詳細結構進行說明。針對每個列設置了 ADC部16，在圖7中設置了 6個ADC部16。各列的ADC部16具有相同的結構。ADC部16由電壓比較部131、鎖存控制部132、鎖存部133以及列計數器134構成。作為比較部的一例的電壓比較部131將與從攝像部2的單位像素3通過垂直信號線13輸出的模擬像素信號對應的信號電壓，與斜波部19所提供的斜波進行比較，由此，將像素信號的大小轉換為作為時間軸方向的信息的時間間隔(脈衝寬度)。電壓比較部131的比較輸出例如在斜波電壓比信號電壓高時成為低電平，在斜波電壓為信號電壓以下時成為高電平。鎖存控制部132根據電壓比較部131的比較輸出，生成用於控制鎖存部133以及列計數器134的控制信號。鎖存部133具有鎖存電路D_0 D_6以及鎖存電路D_7。接收電壓比較部131的比較輸出，在該比較輸出反轉的定時(第二定時)，構成鎖存部133的鎖存電路D_0 D_6成為有效狀態。在從第二定時起經過了規定的時間之後(第三定時)，鎖存部133的各鎖存電路D_0 D_7成為無效狀態，由此對在延遲部18中生成的邏輯狀態進行鎖存(保持/存儲)。列計數部134根據鎖存部133的鎖存電路D_7的輸出進行計數。在此，將列計數部134假定為兼具了保持列計數器134的邏輯狀態的鎖存功能的計數部。在此，鎖存部133的邏輯狀態表示的低位數據信號例如是8位的數據。此外，列計數部134的計數結果表示的高位數據信號例如是10位的數據。另外，該10位是一例，也可以是不足10位的位數(例如8位)或超過10位的位數(例如12位)等。接著，對本例的動作進行說明。在此，對於單位像素3的具體的動作省略說明，但如公知的那樣，在單位像素3中輸出復位電平和信號電平。輸出的復位電平和信號電平被輸出為在模擬部6中進行了 CDS處理後的像素輸出信號。如下地進行AD轉換。例如將以規定的斜率下降的斜波與像素輸出信號進行比較，使用基於來自圓環延遲電路的輸出(例如CK7、即相當於圖5中記載的鎖存部33的鎖存電路0_7的輸出Q)的計數、和具有固定相位差的多相時鐘(CK0 CK7、即相當於圖5中記載的鎖存部33的鎖存電路D_0 D_7的輸出Q)的邏輯狀態，對從與該比較處理的開始相關的時刻(第一定時)起，到從像素輸出信號和斜波的斜波電壓一致的時刻(第二定時)起經過了規定時間之後(第三定時)為止的期間進行計測，由此得到與像素輸出信號對應的數字數據。另外，也可以通過第一次讀出動作從攝像部2的選擇行的各單位像素3讀出包含像素信號的噪聲的復位電平並進行AD轉換，接著，通過第二次的讀出動作來讀出信號電平並進行AD轉換，之後數字地進行CDS動作，由此得到與像素輸出信號對應的數字數據。而且，不必限於此。在從任意像素行的單位像素3向垂直信號線13輸出的像素輸出信號穩定之後，控制部20向斜波部19提供生成斜波的控制數據。斜波部19接收該控制數據而輸出作為總體在時間上傾斜地變化的斜波，作為施加給電壓比較部131的一個輸入端子的比較電壓。電壓比較部131開始進行該斜波和像素輸出信號的比較(第一定時)。此外，在該第一定時，控制部20使向圓環延遲電路8輸出的起始脈衝從低電平變化為高電平。電壓比較部131對斜波部19所施加的斜波和像素輸出信號進行比較，在雙方的電壓大致一致時(第二定時)輸出比較輸出。對該比較輸出進一步進行反轉或延遲之後進行輸出(第三定時)。在第二定時，根據電壓比較部131的比較輸出，鎖存部133的鎖存電路D_0 D_6成為有效狀態，在第三定時，鎖存部133的鎖存電路D_0 D_7成為無效狀態，對與來自延遲部18的輸出對應的邏輯狀態進行鎖存。通過鎖存部133的鎖存電路D_7停止，列計數器134對計數值進行鎖存。由此，得到與像素輸出信號對應的數字數據(數據信號)。當經過了規定的期間時，控制部20停止向斜波部19提供控制數據、並停止來自延遲部18的輸出。由此，斜波部19停止生成斜波。此後，通過水平選擇部14經由水平信號線117輸出數字數據，並傳送到運算部17。在運算部17中，通過執行二進位化處理來得到二進位數據。另外，也可以是在列處理部15中內置運算部17的結構。在上述的動作中，僅在從第二定時起到第三定時為止的期間內鎖存電路D_0 D_6動作，所以能夠減少鎖存部33中的消耗電流。從而，能夠減少AD轉換器的消耗電流，進而減少固體攝像裝置的消耗電流。另外，在本例中採用了通過對構成鎖存部133的鎖存電路D_0 D_6的動作進行控制來降低功耗的結構，但也可以是例如對鎖存電路0_1 D_5進行控制的結構。並且，不必限於此。以上，參照附圖對本發明的實施方式進行了詳述，但具體的結構不限於上述的實施方式，也包含不脫離本發明的主旨的範圍內的設計變更等。產業上的可利用性根據本發明，通過縮短鎖存部的動作時間，能夠提供減少了消耗電流的時間檢測電路、AD轉換器以及固體攝像裝置。標號說明2攝像部5讀出電流源部6模擬部8圓環延遲電路12垂直選擇部14水平選擇部15列處理部16ADC 部17運算部18延遲部19斜波部(參照信號生成部)20控制部30延遲部31比較部32信號生成部(鎖存控制部)33鎖存部34計數部(計數鎖存部)131電壓比較部(比較部)132鎖存控制部133鎖存部134列計數器(計數鎖存部)
權利要求
1.一種時間檢測電路，該時間檢測電路具有 延遲部，其具有使輸入信號延遲後輸出的多個延遲單元，並在與第一脈衝的輸入相關的第一定時開始動作； 鎖存部，其對所述多個延遲單元的邏輯狀態進行鎖存； 計數部，其根據從所述多個延遲單元中的任意一個輸出的時鐘進行計數； 計數鎖存部，其對所述計數部的狀態進行鎖存；以及 鎖存控制部，其在與第二脈衝的輸入相關的第二定時使所述鎖存部有效，在從所述第二定時起經過了規定的時間的第三定時，使所述鎖存部以及所述計數鎖存部執行鎖存。
2.根據權利要求1所述的時間檢測電路，其中， 所述延遲部是圓環狀地連接所述多個延遲單元而成的圓環延遲電路。
3.根據權利要求1所述的時間檢測電路，其中， 該時間檢測電路還具有比較部，該比較部輸入規定的模擬信號和隨著時間的經過而增加或減少的參照信號，並在所述參照信號相對於所述模擬信號滿足規定的條件時輸出比較信號， 所述比較信號輸入到所述鎖存控制部， 所述第一定時與所述參照信號輸入到所述比較部的定時相關， 所述第二定時與所述比較信號輸入到所述鎖存控制部的定時相關。
4.根據權利要求3所述的時間檢測電路，其中， 所述延遲部是圓環狀地連接所述多個延遲單元而成的圓環延遲電路。
5.—種AD轉換器，該AD轉換器具有 時間檢測電路； 參照信號生成部，其生成參照信號； 運算部，其根據鎖存部中鎖存的邏輯狀態和計數鎖存部鎖存的狀態，生成數位訊號， 所述時間檢測電路具有 延遲部，其具有使輸入信號延遲後輸出的多個延遲單元，並在與第一脈衝的輸入相關的第一定時開始動作； 鎖存部，其對所述多個延遲單元的邏輯狀態進行鎖存； 計數部，其根據從所述多個延遲單元中的任意一個輸出的時鐘進行計數； 計數鎖存部，其對所述計數部的狀態進行鎖存； 鎖存控制部，其在與第二脈衝的輸入相關的第二定時使所述鎖存部有效，在從所述第二定時起經過了規定時間的第三定時，使所述鎖存部以及所述計數鎖存部執行鎖存；以及比較部，其輸入規定的模擬信號和隨著時間的經過而增加或減少的參照信號，並在所述參照信號相對於所述模擬信號滿足規定的條件時輸出比較信號， 所述比較信號輸入到所述鎖存控制部， 所述第一定時與所述參照信號輸入到所述比較部的定時相關， 所述第二定時與所述比較信號輸入到所述鎖存控制部的定時相關。
6.根據權利要求5所述的AD轉換器，其中， 所述延遲部是圓環狀地連接所述多個延遲單元而成的圓環延遲電路。
7.—種固體攝像裝置，該固體攝像裝置具有矩陣狀地配置了根據入射的電磁波的大小而輸出像素信號的多個像素的攝像部；以及 輸入與所述像素信號對應的所述模擬信號的AD轉換器， 所述AD轉換器具有 時間檢測電路； 參照信號生成部，其生成所述參照信號； 運算部，其根據所述鎖存部中鎖存的所述邏輯狀態和由所述計數鎖存部鎖存的所述狀態，生成數位訊號， 所述時間檢測電路具有 延遲部，其具有使輸入信號延遲後輸出的多個延遲單元，並在與第一脈衝的輸入相關的第一定時開始動作； 鎖存部，其對所述多個延遲單元的邏輯狀態進行鎖存； 計數部，其根據從所述多個延遲單元中的任意一個輸出的時鐘進行計數； 計數鎖存部，其對所述計數部的狀態進行鎖存； 鎖存控制部，其在與第二脈衝的輸入相關的第二定時使所述鎖存部有效，在從所述第二定時起經過了規定時間的第三定時，使所述鎖存部以及所述計數鎖存部執行鎖存；以及比較部，其輸入規定的模擬信號和隨著時間的經過而增加或減少的參照信號，並在所述參照信號相對於所述模擬信號滿足規定的條件時輸出比較信號， 所述比較信號輸入到所述鎖存控制部， 所述第一定時與所述參照信號輸入到所述比較部的定時相關， 所述第二定時與所述比較信號輸入到所述鎖存控制部的定時相關， 針對構成所述攝像部的所述像素的每一列或每多個列設置所述比較部、所述鎖存部、所述計數部、所述計數鎖存部以及所述鎖存控制部。
8.根據權利要求7所述的固體攝像裝置，其中， 所述延遲部是圓環狀地連接所述多個延遲單元而成的圓環延遲電路。
全文摘要
本發明的時間檢測電路具有延遲部(30)，其具有使輸入信號(Start P)延遲後輸出的多個延遲單元(DU)，並在與第一脈衝的輸入相關的第一定時開始動作；鎖存部(33)，其對所述多個延遲單元(DU)的邏輯狀態進行鎖存；計數部(34)，其根據從所述多個延遲單元中的任意一個(DU[7])輸出的時鐘(CK7)進行計數；以及鎖存控制部(32)，其在與第二脈衝的輸入相關的第二定時使所述鎖存部(33)有效，在從所述第二定時起經過了規定時間的第三定時，使所述鎖存部(33)執行鎖存。由於構成鎖存部(33)的鎖存電路(D_0～D_6)在輸入第二脈衝為止(被檢測時間的期間)維持無效狀態(保持狀態)，所以能夠減少鎖存部(33)的消耗電流。
文檔編號H04N5/378GK103053115SQ201180037919
公開日2013年4月17日 申請日期2011年5月31日 優先權日2010年8月6日
發明者萩原義雄 申請人:奧林巴斯株式會社