多路高速模擬信號異步採集和迭加裝置的製作方法

2023-09-27 06:53:15

專利名稱：多路高速模擬信號異步採集和迭加裝置的製作方法
技術領域：
本實用新型屬於一種數據採集裝置，尤其是一種用於多路高速模擬信號的異步採集和迭加的裝置。
但由於受到延遲線抽頭與開關選擇的限制，信號的輸入路數會受到很大的制約，同時還會帶來輸入信號不同程度的失真和波形的畸變，從而影響測量精度；在有些使用場合裡，如採用相控陣技術的設備中，系統需要從多至上百路輸入信號中抽取幾十路信號供系統採集，若採用傳統裝置，由於延遲線選擇抽頭和選擇開關的增加，會帶來實現對多路信號採集時的繁瑣和系統裝置的龐大，有時是無法實現的，但減少輸入信號的數量將會影響測量精度，並且延遲信號的失真及畸變也會降低系統的測量精度。
為解決上述技術問題，本實用新型採用的技術方案是一種多路高速模擬信號異步採集和迭加裝置，它包括有信號耦合電路和模數採樣轉換器，該裝置還包括有與模數採樣轉換器相連接的第一級異步先進先出存儲器；分別與第一級異步先進先出存儲器及模數採樣轉換器相連接、並對採樣時序進行控制及形成第一級數據迭加管路的前端可編程控制晶片；
與前端可編程控制晶片相連接的、並形成第二級數據迭加管路、時序控制電路和讀寫時序電路的後端可編程控制晶片；分別與前、後端可編程控制晶片相連接的、並形成迭加後數據的數字濾波和局部總線接口的可編程接口控制晶片；與上述後端可編程控制晶片和可編程接口控制晶片相連接的第二級異步先進先出存儲器。
所述前、後端可編程控制晶片為賽靈思公司的XC2S100-5PQ208C現場可編程門陣列晶片；所述第一、二級異步先進先出存儲器是由賽普拉斯半導體公司公司的產品CY7C466A-10JC組成；所述可編程接口控制晶片為美國快速邏輯公司的QL5232晶片；所述模數採樣轉換器採用模擬器件公司的AD9057-80晶片；所述信號耦合電路由模擬器件公司的AD8041運算放大器構成的單位增益放大器；前端可編程控制晶片、後端可編程控制晶片連接有程式存儲器，該程式存儲器為賽靈思公司的XC18V01晶片。
本實用新型為了避免傳統技術的缺陷，提出了一種有高度靈活性、可組合的高速數據採集處理技術來解決多路信號異步採集和迭加，即通過控制、調整一個採樣周期中各路採樣脈衝間的相位差，分別儲存採樣數據於第一、二級異步先進先出存儲器中，再統一讀取相關數據進行計算處理。
由於採取了上述的方案，本實用新型與現有技術相比所具有的優點是由於採用了第一、二級異步先進先出存儲器和對採樣時序進行控制的可編程控制晶片，實現對多路高速信號的異步數據採集，並且能很方便地根據所需要採集信號通道的數目配置相應數量的模數採樣轉換器、異步先進先出存儲器及可編程控制晶片，大大提高了需要採集的模擬信號的通道數目，而且裝置結構緊湊簡單，組合靈活，精度高。
圖4是本實用新型進行採集數據迭加示意圖。
此處的異步採集是指對有相關性、不在同一時間點上的多路信號進行採集、處理。在具體實現時，考慮到印製板的尺寸及連接的方便，一般以8路輸入信號為一個基本單元，下面的描述即以此為基礎。
如圖2及圖3所示，將本實用新型擴展到對32路高速模擬信號進行異步採集和迭加，在圖2中，四個通道(或稱基本單元)A/D0～A/D7共採用32片模數採樣轉換器2；四個通道F0～F7、共為32片第一級異步先進先出存儲器3；每一個通道一片前端可編程控制晶片4，即為前端可編程控制晶片X00、X01、X02、X03，它們除地址解碼部分不同外，其它內部電路工作原理相同；後端可編程控制晶片5完成數據迭加和時序的分配；F10、F11為2片第二級異步先進先出存儲器6，F10、F11的讀信號由可編程控制晶片7提供；可編程接口控制晶片7是高速大規模可編程邏輯模塊，其內設置有PCI接口(外圍設備互連接口)控制器，由可編程邏輯模塊組成第二級異步先進先出存儲器數據的讀命令、加權平均濾波模塊，通過PCI接口實現本裝置與計算機的數據交換。
在圖3中，本實用新型的信號耦合電路1由AD公司(模擬器件公司)的AD8041運算放大器構成單位增益放大器，作為後級模數採樣轉換器2的驅動，其輸出腳Ao與後端相對應的模數採樣轉換器2的輸入端Ain相連接。
模數採樣轉換器2採用AD公司的AD9057晶片，ENCODE腳與前端可編程控制晶片4相應的WR_Fi(i可為0、1、2及3，代表在不同通道上的前端可編程晶片)信號腳相連接，AD9057的數據埠Do[0，7]同序號連接後端的第一級異步先進先出存儲器的數據埠Di[0，7]。
第一級異步先進先出存儲器3由CYPRESS公司(賽普拉斯公司半導體公司)的CY7C466A-10JC晶片構成，且作為數據的緩衝器；各自的WR寫信號腳也與前端可編程控制晶片4相應的WR_Fi(i可為0、1、2及3，代表在不同通道上的前端可編程控制晶片)信號腳相連接，控制信號由前端可編程控制晶片4提供，由此可知，模數採樣轉換器AD9057的採樣啟動時序和第一級異步先進先出存儲器3的寫信號是由前端可編程控制晶片4產生的同一信號；在某一通道中的第一級異步先進先出存儲器3的各自RD讀信號腳共同連接到前端可編程控制晶片4相應的RD_Fi(i可為0、1、2及3，代表在不同通道上的前端可編程控制晶片)上，其公共讀信號由後端可編程控制晶片5產生，經前端可編程控制晶片4傳送至第一級異步先進先出存儲器3；此處所有的CY7C466A-10JC晶片寫信號是獨立的，而讀信號是相同的；8片CY7C466A-10JC晶片數據輸出埠Q[0，7]分別同序號接相對應的前端可編程控制晶片4的數據輸入埠IN_A[0，7]至IN_H[0，7]。
定義每一基本單元的第一級異步先進先出存儲器中3的F4片的數據輸入引腳為數據D8位，連接前端可編程控制晶片4的D8_OUT引腳，利用這一位將前端可編程控制晶片4產生的標誌位作為原始數據由數據輸出引腳為數據Q8位再送入前端可編程控制晶片4的D8_IN引腳，作為系統的判別標誌。
前端可編程控制晶片4的數量，可以根據系統模擬輸入信號的路數來決定，一般以8路輸入信號為一個基本單元，則前端可編程控制晶片為一片；輸入信號為32路，則為四個基本單元，前端可編程控制晶片需四片。
前端可編程控制晶片4、後端可編程控制晶片5採用XILINX公司(賽靈斯公司)的XC2S100-5PQ208C現場可編程門陣列晶片，前端可編程控制晶片、後端可編程控制晶片的工作模式選擇為串行主模式。
前端可編程控制晶片4用於對採樣時序進行控制及形成第一級數據迭加管路，而後端可編程控制晶片5則形成第二級數據迭加管路、時序控制電路、讀寫時序電路；而數據迭加採用流水線工作方式。
可編程接口控制晶片7實現迭加後數據的數字濾波和PCI接口電路，該晶片為QUICKLOGIC公司(美國快速邏輯公司)的QL5232晶片，它是高速大規模可編程邏輯模塊，其內置PCI接口控制器，通過PCI接口實現本裝置與計算機的數據交換。
在可編程控制晶片7和後端可編程控制晶片5之間還設有兩片第二級異步先進先出存儲器6，這兩片存儲晶片並行連接成14位的存儲器，其數據口D[0，13]、Q[0，13]分別與後端可編程控制晶片和QL5232晶片的相應數據口相連接；而該存儲器的寫信號腳WR共同連接到後端可編程控制晶片的寫信號腳WR_F上，讀信號腳RD共同連接到QL5232晶片的讀信號腳RD_F上。
前端可編程控制晶片的Dai[0，11]、CNT[0，7]信號腳與後端可編程控制晶片的相應信號腳相連接，CNT[0，7]信號腳將預設置的時序信息傳送給X00、X01、X02、X03晶片；而前端可編程控制晶片的COMB[0，7]和RD/AB[0，15]與可編程接口控制晶片7的相應信號腳相連接，COMB[0，7]為控制命令接口，RD/AB[0，15]為數據地址接口，用來設置各種初值、命令寄存器、採樣方案及內部解碼。
後端可編程控制晶片的DB[0，7]與QL5232晶片相應的腳連接，DB[0，7]為傳送時序信息數據接口。
前端可編程控制晶片、後端可編程控制晶片的程式存儲器為XILINX公司的XC18V01晶片XC0與XC1，開機後通過其與計算機聯繫，可以串行配置前端可編程控制晶片、後端可編程控制晶片。
從PCI接口向本裝置傳送計算機的方案數據，包括每一路模擬輸入信號的不同採樣起始點等信息，這些信號由可編程接口控制晶片7處理，經COMB[0，7]控制命令接口、RD/AB[0，15]數據接口，然後傳送至前端可編程控制晶片4內部的各種初值和命令寄存器；根據採樣方案的不同，改變前端可編程控制晶片4內部各種初值寄存器和命令寄存器，可以使得每一路模擬輸入信號之間的具有不同採樣起始點。
後端可編程控制晶片5完成讀寫時序控制產生電路、狀態判別輔助電路和數據迭加，讀寫時序控制產生電路主要由脈衝節拍發生器組成，脈衝節拍發生器以八個節拍為一個周期，循環往復，其中T0節拍執行判別異步先進先出存儲器的空/滿狀態位和數據迭加運算命令位，產生一個等待或執行信號(NOP/RUN)，T2-T4節拍為第一級異步先進先出存儲器3的讀脈衝寬度，T1為第一級數據迭加管路的時鐘信號，T3為第二級數據迭加管路的時鐘信號，T6-T7節拍為第二級異步先進先出存儲器6的寫脈衝寬度。
第一級異步先進先出存儲器3由前端可編程控制晶片4直接控制，後端可編程控制晶片5僅將每次要接收數據的長度(即幀長度)傳輸給前端可編程控制晶片4，由前端可編程控制晶片4控制發出讀寫脈衝。
狀態判別輔助電路檢測異步先進先出存儲器的狀態，如狀態為非法時，則在下一個節拍周期停止所有命令信號。
整個電路在脈衝節拍發生器的指揮下，根據前端可編程控制晶片4內部各種初值寄存器和命令寄存器的數值，以決定從哪一個採樣通道開始採樣、採樣長度是多少以及和其它通道的採樣時間差；數據迭加管路在時序信號配合下，對輸入的多路數據進行全加運算，它以多級管道式執行，運算至一幀數據結束為止。
可編程接口控制晶片7實現數據的加權平均濾波和PCI接口，輸出迭加後的數據至後端計算機，同時接受計算機發出的採樣方案和初值命令，從而控制每一路模擬輸入信號的採樣。
在本系統中模數採樣轉換器2的採樣頻率為50Mhz，第一級異步先進先出存儲器3的寫時鐘速率最大為50Mhz，這二個信號合而為一。為避免異步先進先出存儲器的空狀態和實現系統的並行操作，要保證第一級異步先進先出存儲器寫比讀快，故取第一級異步先進先出存儲器3的讀時鐘為12.5Mhz；這裡第一級異步先進先出存儲器起了高速數據向低速轉換的緩衝作用；第二級異步先進先出存儲器的寫時鐘速率為12.5Mhz，而讀時鐘為33Mhz，第二級異步先進先出存儲器起了低速數據向高速轉換的緩衝作用；這裡數據速率的轉換關鍵在於對異步先進先出存儲器的讀寫時序和狀態的判別，數據速率轉換的意義在於讀寫速率上的差異。
本實用新型工作原理和使用過程為，當某一個採集方案在後臺計算機中生成後，由PCI接口輸入本裝置，經可編程接口控制晶片7送至四片前端可編程控制晶片4內的數據寄存器和命令寄存器，這些命令、數據包括有這一採集方案需要啟動的信號通道、通道間的採樣間隔、採樣的長度等，設置完成後，後端可編程控制晶片5開啟脈衝節拍發生器，脈衝節拍指令驅使前端可編程控制芯4片內的各種可編程模塊按照編程順序執行；各信號通道等長的採樣數據存放於對應的異步先進先出存儲器內，在第一級異步先進先出存儲器3存放原始8位採樣數據，第二級異步先進先出存儲器6存放第一次迭加後的13位數據(包括有一位標誌位)，一幀數據採樣結束後，由前端可編程控制晶片4讀入且進行計算處理後輸出至後端可編程控制晶片5，再進行計算處理，然後輸出至可編程接口控制晶片7，在該可編程接口控制晶片7內完成多點加權平均濾波；最終數據由PCI接口輸入後臺電腦，測試程序根據計算結果，決定是否需要生成其它方案再繼續數據採集。
圖4為數據迭加示意圖，圖中N路輸入信號C0-CN(N≤32)，對每一曲線的不在同一時間點上C00、C10、…、CN0點進行採樣，從而形成N路輸入信號所採集樣本的迭加值為∑f0＝C00+C10+…+CN0。
權利要求1.一種多路高速模擬信號異步採集和迭加裝置，它包括有信號耦合電路(1)和模數採樣轉換器(2)，其特徵在於該裝置還包括有與模數採樣轉換器相連接的第一級異步先進先出存儲器(3)；分別與第一級異步先進先出存儲器及模數採樣轉換器相連接、並對採樣時序進行控制及形成第一級數據迭加管路的前端可編程控制晶片(4)；與前端可編程控制晶片相連接的、並形成第二級數據迭加管路、時序控制電路和讀寫時序電路的後端可編程控制晶片(5)；分別與前、後端可編程控制晶片相連接的、並形成迭加後數據的數字濾波和局部總線接口的可編程接口控制晶片(7)；與上述後端可編程控制晶片(5)和可編程接口控制晶片(7)相連接的第二級異步先進先出存儲器(6)。
2.根據權利要求1所述的多路高速模擬信號異步採集和迭加裝置，其特徵在於所述前、後端可編程控制晶片為賽靈思公司的XC2S100-5PQ208C現場可編程門陣列晶片。
3.根據權利要求1所述的多路高速模擬信號異步採集和迭加裝置，其特徵在於所述可編程接口控制晶片為美國快速邏輯公司的QL5232晶片。
4.根據權利要求2或3所述的多路高速模擬信號異步採集和迭加裝置，其特徵在於所述第一、二級異步先進先出存儲器是由賽普拉斯半導體公司公司的產品CY7C466A-10JC組成。
5.根據權利要求4所述的多路高速模擬信號異步採集和迭加裝置，其特徵在於所述模數採樣轉換器採用模擬器件公司的AD9057-80晶片。
6.根據權利要求5所述的多路高速模擬信號異步採集和迭加裝置，其特徵在於所述信號耦合電路由模擬器件公司的AD8041運算放大器構成的單位增益放大器。
7.根據權利要求6所述的多路高速模擬信號異步採集和迭加裝置，其特徵在於所述前端可編程控制晶片、後端可編程控制晶片連接有程式存儲器，該程式存儲器為賽靈思公司的XC18V01晶片。
專利摘要本實用新型公開一種多路高速模擬信號異步採集和迭加裝置，它由信號耦合電路、模數採樣轉換器、與模數採樣轉換器相連接的第一級異步先進先出存儲器、分別與第一級異步先進先出存儲器及模數採樣轉換器相連接的前端可編程控制晶片、與前端可編程控制晶片相連接的後端可編程控制晶片、分別與前、後端可編程控制晶片相連接的並形成迭加後數據的數字濾波和局部總線接口的可編程接口控制晶片、與上述後端可編程控制晶片和可編程接口控制晶片相連接的第二級異步先進先出存儲器組成。本實用新型能滿足對數十路以上的信號通道的異步數據採集和迭加，並且組合靈活、精度高。
文檔編號G06F19/00GK2558011SQ0226550
公開日2003年6月25日 申請日期2002年7月15日 優先權日2002年7月15日
發明者章民融, 熊明光, 王志宏, 張國彬, 陸元龍, 鄧長江 申請人:上海市計祘技術研究所