可程控的納米級別集成電路內置自檢控制器的製作方法
2023-10-05 23:06:44
專利名稱：可程控的納米級別集成電路內置自檢控制器的製作方法
技術領域：
本發明屬於集成電路技術領域，尤其是一種可程控的納米級別集成電路內置自檢控制器。
背景技術：
高速掃描檢測是對90nm以下晶片檢測延遲缺陷的重要方法。為了使用檢測器在檢測過程中抓住延遲缺陷，我們必須採用同正常使用模式下一致的高速測試時鐘。當這種高速測試時鐘直接由檢測器驅動時，提供這些高速時鐘會產生如下一些困難(1)為了降低檢測成本與生產成本的比例，傳統的檢測儀器或者低花費低容量的檢測器仍然用於高速晶片的檢測；(2)當時鐘頻率超過IOOMHz，為降低檢測器之間的誤差，接ロ延遲和內部嵌入時鐘的延遲會越來越困難。為了解決上述問題，業界提出了在檢測中使用鎖相環(PLL)嵌入技術以提供高速檢測時鐘的辦法。例如，當使用邏輯內置自檢(Built-1n-Self-Test或簡稱BIST)，就不會出現上述問題，因為所有高速時鐘都由內部BIST控制器產生，而檢測器只用慢速時鐘提供控制數據。如果BIST控制器的時鐘也由檢測器提供，它仍可以用時鐘擴頻器得到高速內部時鐘。然而，對於多時鐘域和多時鐘頻率的設計，BIST控制器必須能夠運行不同的捕獲時鐘次序以檢測不同時鐘域之間或同時鐘域內的缺陷。通常為了得到更好的缺陷覆蓋率，BIST控制器會固化一系列提前定義的捕獲時鐘次序，這樣ー來限制了後續捕獲時鐘次序的自由度，這是由於(I) 一個晶片設計和它的後期修改版本如果間隔足夠長的時間自然會使用不同生產エ藝，隨著生產エ藝快速升級，預測必須檢測的關鍵路徑變得非常困難。眾所周知，使用鋁技術，在ISOnm以下線路延遲超出門延遲；如果使用銅技術，在130nm以下線路延遲超出門延遲；到達90nm，線路延遲會佔據全部延遲的75%。因此，隨生產エ藝變化，採用新時鐘次序的新關鍵路線也會隨之出現。在這種情況下，舊的捕獲時鐘次序不一定在新的エ藝下仍然有效。(2)在90nm以下，布局布線前的晶片速度不可準確預測，這使得傳統的時序分析方法(例如靜態時間分析和仿真系統)不準確。在晶片真正製造出來之前很難發現所有的關鍵路徑。在這種情況下，ー些真正的關鍵路徑很可能不在檢測之列。從エ業實踐中，我們確實見過ー些晶片通過了所有的全速檢測，但仍然在正常工作中失敗。下面對現有的BIST控制器的工作原理進行說明，如圖1所示，該BIST控制器包括三個時鐘域clk_l、clk_2和clk_3。在正常工作時，bist_run關閉，因此輸入時鐘clk_l、clk_2和clk_3經過多路復用器驅動工作電路；在BIST檢測吋，bist_run被打開，並且每個輸入時鐘被ー個多路復用器阻斷。當scan_enable信號到來時,一個緩慢的shift_clock信號驅動工作電路移進/移出數據，該shift_cl0ck是從BIST控制器裡面經過ー個時鐘分頻器得到的；當Scan_enable信號關閉，電路進入捕獲模式，同時ー個波形產生器在特定的捕獲窗ロ發出提前設定的波形。BIST控制器的驅動波形產生器產生三個捕獲時鐘bist_cap_clk_l、bist_cap_clk_2和bist_cap_clk_3經過多路復用器驅動工作電路。時鐘波形產生自一個單獨時鐘輸入，標記為「BIST_CLK」，該單獨時鐘來自最快的外部時鐘輸入(本例採用最快的外部時鐘clk_3)。為了檢測有多個時鐘域和多個時鐘頻率的設計，使用者可以定義多個捕獲窗ロ，然後控制波形產生器在捕獲窗口內產生已定義好的時鐘波形。在圖2給出的ー個用捕獲窗ロ全速檢測時鐘域的例子中，包括同時鐘域內測試和不同時鐘域之間測試。假設ー個捕獲窗ロ波形需要捕獲時鐘bist_cap_clk_l為50MHz，捕獲時鐘bist_cap_clk_2為100MHz，捕獲時鐘bist_cap_clk_3為200MHz，如果使用者想產生圖中所示的捕獲窗ロ波形，就要建立波形產生器以產生按捕獲時鐘bist_cap_clk_x (x=l, 2, 3)的正確信號序列。利用這種方式可以在全速檢測中靈活製造任何提前定義的捕獲窗ロ波形。但是，上述BIST控制器存在以下一些問題由于波形產生器是固化在設計中的，因此無法重新配置；同時，在BIST控制器中嵌入ー個模式狀態機用於輸出模式，在BIST控制器合成過程中，固定數量的檢測模式被使用者提前確定，並且每個檢測模式都有提前決定的測試向量數，另外每個檢測模式都有ー個固定的捕獲窗ロ波形，當模式狀態機達到所設定的測試向量數時，一個帶有新捕獲窗ロ的新檢測模式就會被啟動；模式狀態機和每個模式下的測試向量數量也是固化在設計中的，無法靈活配置。
發明內容
本發明的目的在於克服現有技術的不足，提供一種設計合理、能夠對BIST控制器可重新編程並可靈活更改測試時鐘次序的可程控的納米級別集成電路內置自檢控制器。本發明解決其技術問題是採取以下技術方案實現的一種可程控的納米級別集成 電路內置自檢控制器，包括核心功能控制單元、PLL控制器和多個多路復用器，所述的核心功能控制單元輸出的控制信號與PLL控制器的輸入端相連接，該PLL控制器的輸出信號連接到多個多路復用器的一輸入端上，每個多路復用器的另ー輸入端與外部時鐘信號相連接，每個多路復用器的輸入控制端與核心功能控制單元輸出的BIST運行信號相連接，每個多路復用器的輸出端連接到PLL交換電路上，該PLL交換電路的信號輸入端還與PLL信號相連接，該PLL交換電路輸出多個時鐘域與核心待測電路相連接，該PLL交換電路還輸出一単獨時鐘BIST_CLK信號分別與PLL控制器及核心功能控制單元相連接，核心功能控制單元的測試控制端與核心待測電路相連接實現對其進行測試控制功能。而且，所述的PLL控制器由可程控任意波形產生器和內部可程控鎖相環連接構成。而且，所述的可程控任意波形產生器由多行多列相互連接的ニ維掃描單元構成，2D掃描單元的行數決定了所有在捕獲窗ロ的活躍時鐘的最大頻率範圍和每個時鐘的最大脈衝數；2D掃描單元的列數定在捕獲窗口中同時活躍的時鐘最大數量。而且，所述的2D掃描單元包括觸發器、影子觸發器和多路復用器，2D掃描單元(i，j)內的觸發器D端與掃描單元(i, j_l)的輸出相連接，該觸發器CP端與shift_clock相連接，該觸發器Q端分別連接到掃描單元(i，j+l)和多路復用器的一輸入端上，該多路復用器的另ー輸入端與掃描單元(i+1，j)的輸出相連接，該多路復用器的控制端與掃描單元外的觸發器Q端相連接，該多路復用器的輸出連接到影子觸發器D端，影子觸發器Q端輸出到掃描単元(1-1, j)上，該影子觸發器CP端與掃描單元外的與門輸出端相連接，該與門的兩個輸入端分別連接hclk信號和scan_enbale信號,該hclk信號由bist_clk信號經時鐘放大器輸出產生，該hclk信號同時連接到掃描單兀外的觸發器CP端,該scan_enbale信號還連接到掃描單元外的觸發器D端，所述的i，j分別表示掃描單元的行號和列號。而且，所述核心功能控制單元內置有有限元狀態機輸出控制PLL控制器所需要的時鐘波形。本發明的優點和積極效果是本發明設計合理，可以在BIST邏輯嵌入晶片後仍然給予一定程度的靈活性來更改測試時鐘次序,產生所需的全速時鐘次序,能夠方便地對有多個時鐘域和多個時鐘頻率的設計進行全速檢測和晶片糾錯，可在増加少量硬體開銷的基礎上，有效提高了缺陷檢測
的覆蓋率。
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圖1為傳統邏輯BIST控制器的電路圖；圖2為傳統邏輯BIST控制器的捕獲窗ロ示意圖；圖3為本發明的電路框圖及其應用示意圖；圖4為可程控任意波形產生器的電路框圖；圖5為可程控任意波形產生器中的2D掃描單元電路框圖；圖6為使用2D掃描單元註冊的BIST控制器的波形實例。
具體實施例方式以下結合附圖對本發明做進ー步詳述。一種可程控的納米級別集成電路內置自檢控制器，如圖3所示，包括核心功能控制単元、PLL控制器和多個多路復用器，所述的核心功能控制單元輸出的控制信號與PLL控制器的輸入端相連接，該PLL控制器的輸出信號連接到多個多路復用器的一輸入端上，每個多路復用器的另ー輸入端與外部時鐘信號相連接，每個多路復用器的輸入控制端與核心功能控制單元輸出的BIST運行信號(biSt_run信號)相連接，每個多路復用器的輸出端連接到PLL交換電路上，PLL交換電路的信號輸入端還與PLL信號相連接，該PLL交換電路輸出三個時鐘域clk_l、clk_2和clk_3與核心待測電路相連接，該PLL交換電路還輸出ー單獨時鐘輸入(BIST_CLK信號)分別與PLL控制器及核心功能控制單元相連接，核心功能控制単元的測試控制端與核心待測電路相連接實現對其進行測試控制功能。當bist_run被置成」 I」 時,PLL 控制器(PLL Controller)將控制 PLL 交換電路(switching circuit)工作，ー個可程控序列可以被移入或移出PLL控制器。PLL控制器的控制過程可能需要一個設定程序，該設定程序通過核心功能控制單元內置的有限元狀態機(FSM)控制輸出所需的時鐘波形。在本實施例中，PLL控制器由可程控任意波形產生器和內部可程控鎖相環連接構成。下面對可程控任意波形產生器和內部可程控鎖相環分別進行說明如圖4所示，可程控任意波形產生器由ニ維(2D)掃描單元組組成。在本實施例中，掃描單兀組包括5行6列掃描單兀,可以最大產生6個時鐘域的波形,姆ー個方形框所表不的元素被叫做ー個2D掃描單元。2D掃描單元組的行數叫「深度」，該2D掃描單元組的深度決定了所有在捕獲窗ロ的活躍時鐘的最大頻率範圍和每個時鐘的最大脈衝數；2D掃描單元組的列數叫「寬度」，該2D掃描單元組的寬度決定在捕獲窗口中同時活躍的時鐘最大數量。2D掃描單元的結構如圖5所示，該圖給出了 2D掃描單元內部結構(長方形框裡)和其外部控制信號(長方形框外)連接關係。2D掃描單元包括觸發器(DFF)、影子觸發器(SDFF)和多路復用器，下面以第ith行和第jth列的2D掃描單元(i，j)為例進行說明。2D掃描單元(i，j)內的DFF的D端與掃描單元(i，j-1)的輸出相連接，DFF的CP端與shift_clock相連接，DFF的Q端分別連接到掃描單元(i，j+1)和多路復用器的一輸入端上，該多路復用器的另ー輸入端與掃描單元(i+l，j)的輸出相連接，多路復用器的控制端與2D掃描單元外的觸發器的Q端相連接，該多路復用器的輸出連接到SDFF的D端，SDFF的Q端輸出到掃描單元(1-1，j)上，該SDFF的CP端與2D掃描單元外的與門輸出端相連接，該與門的兩個輸入端分別連接hclk信號和scan_enbale信號,該hclk信號由bist_clk信號經時鐘放大器輸出產生，該hclk信號同時連接到2D掃描單兀外的觸發器的CP端,該scan_enbale信號還連接到2D掃描單元外的觸發器的D端。在核心功能控制單元閒置狀態時，我們可以重新設置任意波形產生器。我們用核心功能控制單元產生的shift_cl0ck信號將控制數據移入到每個2D掃描單元的觸發器(DFF)中，同一 shift_cl0ck也適用於掃描鏈測試數據移入過程。波形輸入(Scan_In)被測試臺或者邊界掃描控制，也可以將波形控制數據存儲到片上快閃記憶體或者只讀存儲器中。一旦波形控制數據下載到2D掃描單元的DFF上，新的檢測部分可以啟動。bist_clk經過時鐘放大器產生ー個高頻時鐘(hclk)用來驅動每個影子觸發器(SDFF)的時鐘。當Scan_enable為」1」時，被測電路在掃描鏈移動模式並且每個SDFF的時鐘沒有脈衝；當scan_enable為」0」吋，每個SDFF的時鐘脈衝被hclk驅動。我們也使用hclk驅動ー個觸發器的下降沿觸發時鐘並且Scan_enable與這個觸發器的數據輸入部分連接。因此，更新的scan_enable傳到多路復用器(MUX)的選擇輸入端要比SDFF時鐘被觸發晚半個時鐘周期，這樣ー來，當第一個hclk脈衝到達SDFF吋，MUX選擇輸入端仍在「 1」，它會將所有波形控制數據從DFF轉移到影子觸發器SDFF，這樣ー來，輸入的波形控制數據在DFF中保持不變，並被用到後期大量測試相量中。在使用每個測試相量的過程中，當捕獲窗ロ到來並且因為第二個hclk脈衝的到來導致多路復用器(MUX)的選擇輸入端為」 0」，波形控制數據由底層向頂層垂直上升移出，這樣ー來，就可以產生所預期的任意波形。當捕獲窗ロ結束，scan_enable會回到」1」，SDFF停止移動。以上整個過程在每個測試相量中重複，因此，每個測試相量從DFF下載波形控制數據到SDFF並且在捕獲窗口中移出SDFF。當預先設定的測試相量數量用完，使用同一捕獲窗ロ的檢測終止，如果還需使用其他捕獲窗ロ的波形，可以重複以上過程。圖6給出了使用帶有(5X6) 2D掃描註冊的可編輯BIST控制器的波形實例。通常我們設定hclk的頻率是bist_clk頻率的兩倍，如果需要更高時鐘頻率，通過PLL也容易做至IJ。掃描單元組的寬度是由捕獲過程中必須同時激勵的時鐘數目決定的，而掃描單元組的深度則是由波形控制數據的長度決定的。掃描單元組的深度是與最慢時鐘的頻率和最慢時鐘連續脈衝的個數相關，例如，bist_clk是200MHz，hclk是400MHz，最慢時鐘是50MHz，為產生兩個連續50MHz時鐘脈衝，需要(1+4+4+4+1)=14比特的控制數據，也就是說在這個例子中掃描單元組的深度為14。其中，第一控制比特和最後控制比特設置為「0」，用來啟動和終止如圖5所示波形。如果時鐘頻率差別很大，就需要較深的掃描單元組來實現波形，這有可能導致大的硬體額外開銷，為解決此問題，可以使用內部可程控鎖相環(PLL)。所述的內部可程控鎖相環(PLL)在現代晶片設計中廣泛應用。大多數PLL交換電路可通過控制內部寄存器或輸入端來程控。為了實現ー個更「貼近真實情況」的有效測試，最好使用同正常操作一祥的全速時鐘，因此，使用晶片上PLL提供全速時鐘而不是用BIST控制器本身製造它們。隨著不同時鐘域的數量和不同時鐘頻率數量的増加，時鐘次序也變得越來越複雜化。因此，我們可以用所述的任意波形產生器來直接控制PLL內部寄存器和PLL控制的輸入端。當PLL控制位數小於由PLL製造的全部時鐘數時，我們可以採用較小的掃描單元組寬度；同理，如果控制PLL的時鐘周期小於它所製造的最慢鐘的時鐘周期，我們可以採用較小的掃描單元組深度。因此，2D掃描單元組行數由控制PLL交換電路的序列深度決定，而2D掃描單元組列數由PLL的控制比特的數量決定。需要強調的是，本發明所述的實施例是說明性的，而不是限定性的，因此本發明包括並不限於具體實施方式
中所述的實施例，凡是由本領域技術人員根據本發明的技術方案得出的其他實施方式，同樣屬於本發明保護的範圍。
權利要求
1.一種可程控的納米級別集成電路內置自檢控制器，其特徵在於包括核心功能控制單元、PLL控制器和多個多路復用器，所述的核心功能控制單元輸出的控制信號與PLL控制器的輸入端相連接，該PLL控制器的輸出信號連接到多個多路復用器的一輸入端上，每個多路復用器的另一輸入端與外部時鐘信號相連接，每個多路復用器的輸入控制端與核心功能控制單元輸出的BIST運行信號相連接，每個多路復用器的輸出端連接到PLL交換電路上，該PLL交換電路的信號輸入端還與PLL信號相連接，該PLL交換電路輸出多個時鐘域與核心待測電路相連接，該PLL交換電路還輸出一單獨時鐘BIST_CLK信號分別與PLL控制器及核心功能控制單元相連接，核心功能控制單元的測試控制端與核心待測電路相連接實現對其進行測試控制功能。
2.根據權利要求1所述的可程控的納米級別集成電路內置自檢控制器，其特徵在於所述的PLL控制器由可程控任意波形產生器和內部可程控鎖相環連接構成。
3.根據權利要求2所述的可程控的納米級別集成電路內置自檢控制器，其特徵在於所述的可程控任意波形產生器由多行多列相互連接的二維掃描單元構成，2D掃描單元的行數決定了所有在捕獲窗口的活躍時鐘的最大頻率範圍和每個時鐘的最大脈衝數；2D掃描單元的列數定在捕獲窗口中同時活躍的時鐘最大數量。
4.根據權利要求3所述的可程控的納米級別集成電路內置自檢控制器，其特徵在於所述的2D掃描單元包括觸發器、影子觸發器和多路復用器，2D掃描單元(i，j )內的觸發器D端與掃描單元(i, j-1)的輸出相連接，該觸發器CP端與shift_clock相連接,該觸發器Q端分別連接到掃描單元(i，j+l)和多路復用器的一輸入端上，該多路復用器的另一輸入端與掃描單元(i+1，j)的輸出相連接，該多路復用器的控制端與掃描單元外的觸發器Q端相連接，該多路復用器的輸出連接到影子觸發器D端，影子觸發器Q端輸出到掃描單元上，該影子觸發器CP端與掃描單元外的與門輸出端相連接，該與門的兩個輸入端分別連接hclk信號和scan_enbale信號,該hclk信號由bist_clk信號經時鐘放大器輸出產生,該hclk信號同時連接到掃描單元外的觸發器CP端,該scan_enbale信號還連接到掃描單元外的觸發器D端，所述的i，j分別表示掃描單元的行號和列號。
5.根據權利要求1所述的可程控的納米級別集成電路內置自檢控制器，其特徵在於所述核心功能控制單元內置有有限元狀態機輸出控制PLL控制器所需要的時鐘波形。
全文摘要
本發明涉及一種可程控的納米級別集成電路內置自檢控制器，其技術特點是包括核心功能控制單元、PLL控制器和多個多路復用器，所述的核心功能控制單元輸出的控制信號與PLL控制器的輸入端相連接，該PLL控制器的輸出信號及外部時鐘信號連接到多個多路復用器的輸入端上，每個多路復用器的輸出端連接到PLL交換電路上，該PLL交換電路輸出多個時鐘域與核心待測電路相連接，核心功能控制單元的測試控制端與核心待測電路相連接實現對其進行測試控制功能。本發明設計合理，能夠方便地對有多個時鐘域和多個時鐘頻率的設計進行全速檢測和晶片糾錯，可在增加少量硬體開銷的基礎上，有效提高了缺陷檢測的覆蓋率。
文檔編號G01R31/3183GK103033739SQ201210572608
公開日2013年4月10日 申請日期2012年12月20日 優先權日2012年12月20日
發明者黃宇 申請人:天津聯芯科技有限公司