時域並行採樣率變換方法

2023-10-29 18:02:22

專利名稱：時域並行採樣率變換方法
技術領域：
本發明屬於數字信息傳輸領域，特別涉及一種採用並行方法實現大範圍有理數倍數字 採樣率變換，該算法應用於高速數據傳輸領域，比如高速遙感衛星信號傳輸以及接收等領 域。
背景技術：
進入21世紀以後，航天技術的興起及其在軍事上的應用，使戰場空域迅速從大 氣層擴展到了外層空間，拓展了軍事活動和國防安全的領域，改變了現代戰爭的形態。 遙感衛星技術是其中的重要組成部分，它是指在基於太空的衛星平臺上，運用各種傳 感器(如可見光、紅外探測、雷達等)獲取地面的信息，通過對數據的處理，研究地 面物體的形狀、尺寸、位置、性質及其與環境之間關係的一門應用科學技術。
遙感衛星各種傳感器獲得的數據一般通過微波傳送回地面，進行進一歩處理，以 獲得有用的信息。隨著遙感衛星傳感器解析度的提高，圖象數據的速率急劇提高，我 國的資源二號衛星數據率達到了 2xl02.25Mbps, IKONOS(伊克諾斯)、QUIKBIRD(快 鳥)的數據率達到了 320Mbps，而下一代衛星的最高傳輸速率將達到1000 — 2000Mbps，由於常規串行數字解調方法需要的數位訊號處理速度超過了目前CMOS 工藝的極限，不能滿足將來衛星傳輸速率的要求，必須採用並行解調的方法，同時 AD採樣時鐘也將成為並行數字解調的關鍵。
為了實現多速率接收的目的，AD採樣時鐘有兩種模式可以採用
1) 藉助於頻綜技術，ADC抽樣率隨著碼率的變化而變化；
2) 固定時鐘採樣速率，藉助於有理數重採樣技術，調整信號的採樣率，使之適合時鐘 恢復算法。
對第一種方法，AD採樣時鐘是連續可變的，這種方法的特點是採樣速率隨符號速率的 變化而變化，為了達到速率連續可調的目的， 一種通用的方法是採用DDS技術生成時鐘， 對於600Mbps到2000Mbps (QPSK調製)的傳輸速率，在四倍符號率採樣的情況下，需 要設置時鐘速率為1200MHz 2400MHz。目前DDS只能生成四五百兆左右的時鐘，而通 過鎖相環路生成採樣時鐘，環路濾波器需要多個硬體備份，這對硬體設計造成一定的難度。
6這種方式處理起來相對簡單，便於實現，但只適合速率較低的情況，滿足不了高速解調的 要求。
第二種方法採用本地晶振提供固定的採樣時鐘，時鐘頻率對最高傳輸速率滿足Nyquist 採樣定理，藉助有理數重採樣技術，把採樣速率轉換到略高於四倍符號率(或兩倍符號率)， 然後通過時鐘環路算法對數據進行採樣點調整。這種方法硬體結構相對簡單，不需要複雜 的吋鍾環路，但需要對採樣數據進行並行速率調整。
針對上述背景，本發明提出了一種在時域實現並行採樣率變換的結構，旨在完成 從採樣率2000MHz到[lMHz, 2000MHz]範圍內的任意採樣率變換。

發明內容
本發明的目的在於提供一種時域實現並行採樣率變換方法。
本發明所述的時域並行採樣率變換方法，其特徵在於，所述方法是在數位訊號處
理器中依次按以下步驟完成的
步驟(1)用一個採樣速率固定為fs的ADC對輸入信號進行模/數轉換，該採樣速 率f;相對於輸入信號的最高速率滿足Nyquist採樣定理；
步驟(2)所述ADC的輸出信號經過串並轉換，轉換為L路並行信號X(O)、 X(l)、…、X(L-1)，每路信號的速率為fs/L，其中L為整數，且大於或等於2;
步驟(3)所述步驟(2)得到的L路並行信號經過L路並行的CIC濾波器(級聯 積分器梳狀濾波器)，進行大範圍整數倍採樣率變換，得到速率為fs/(LR)的L路低採 樣率信號Y(O)、 Y(l)、…、Y(L-1)， R為抽取率，其歩驟如下
步驟(3.1) 所述L路並行信號X(O)、 X(l)、…、X(L-1)送入所述CIC濾波器中
的四
個依次串聯的並行累加器，其中前一級累加器的輸出作為後一級累加器的輸入，第s 級累加器的輸出用Xs(O)、 Xs(l)、…、Xs(L-l)表示，s=l、 2、 3、 4，每個累加器按以 下步驟作累加運算
步驟(3丄1)對L路並行輸入信號按tx、.—Jm)求和，其中n=0、 1、…、L-l，
m=0
得到L路並行信號Ss(0)、 Ss(l)、 ■ 、 Ss(L-l);
步驟(3丄2)所述求和信號Ss(L-l)輸入一個累加器，得到信號Xs(L-l); 步驟(3丄3)所述Xs(L-l)信號分別與歩驟(3丄l)中所得L-l路信號Ss(0)、Ss(1)、 …、Ss(L-2)相加，得到L-l路並行信號Xs(O)、 Xs(l)、…、Xs(L-2);
步驟(3丄4)把步驟(3丄2)和步驟(3丄3)得到的信號Xs(O)、 Xs(l)、…、Xs(L-l)作為下一級累加器的輸入，每一級累加器重複步驟(3丄1) 步驟(3丄3)， 直到第四級累加器得到L路並行的累和信號X4(0)、 X4(l)、…、X4(L-1);
步驟(3.2)所述歩驟(3.1)得到的L路並行且帶有相差的信號X4(0)、 X4(l)、…、 X4(L-1)送入一個並行抽取器，根據輸入信號速率所對應的抽取率R。,。實現數據抽取， 得到低速率的L路並行信號X'(O)、 X'(l)、…、X'(L-1);
步驟(3.3)所述步驟(3.2)得到的L路並行信號X'(O)、 X'(l)、…、X'(L-1)
個依次串聯的並行差分器，按照時間順序和相位順序進行差分運算，得到L路並行 輸出結果Y(O)、 Y(l)、…、Y(L-1)，第一級差分器的輸入為步驟(3.2)所述信號X' (0)、 X'(l)、…、X'(L-1)，其它各級差分器的輸入為上一級差分器的輸出，對於第s
級差分器而言，第一路輸出信號為j;'(oX,(o)-d(丄-i)E—、 Z一表示延時一個時鐘
周期，其它各並行支路的輸出為《'(")=1:—0-1)， n為並行支路序號；
步驟(4)把步驟(3)得到的L路低採樣率信號送入第一級時域並行補償濾波器 CFIR，該濾波器在信號頻帶內的頻率響應是所述CIC濾波器的逆，在其它頻率則呈 現阻帶特性，CFIR濾波器同時完成2倍抽取；
步驟(5)把步驟(4)得到的輸出信號送入第二級時域並行可編程濾波器PFIR， 慮除帶外幹擾，使阻帶衰減在40dB以上，同時對輸入信號作兩倍抽取；
步驟(6)把步驟(5)輸出的數據送入一個L路時域並行的分數間隔抽取濾波器， 按以下步驟完成抽樣率為(1,2)之間的速率轉換
歩驟(6.1)設置所述分數間隔抽取濾波器的抽取率D， D的取值範圍為1<D<2;
步驟(6.2)控制器根據設定的所述抽取率D，分別計算出各並行支路每個時刻的
使能信號，當使能信號為false時，表示該時刻內插數據應拋棄，當使能信號為tme， 表示該時刻內插數據有效，kT時刻的使能信號值根據下式判斷
其中T為輸出的並行數據時鐘周期，n為並行支路序號，在8路並行時各支路對 應的n值依次為1、 2、 3、 4、 5、 6、 7、 8， k為輸入數據時鐘計數值，；c為量化誤
差補償量，是一個自然數，j=+-2ot， a^為+的量化誤差，d為抽取率；當上式
成立時，該支路輸出的內插數據有效，該時刻使能信號為tme，否則該支路輸出的內 插數據需要丟棄，使能信號為false。其中，所述量化誤差補償量x由下式確定
送入四J (ZJt + " — l) — L(丄A: + w —1)J」"2xZ) i(ZA: + "_l)-L(ZA + "-l)J」D<(x + l)D
步驟(6.3)按下式分別計算各並行支路k時刻的時間偏差量u值:
CB+l)xD —
^-1)和(1-//)0:2"-l);
步驟(6.4.3)按歩驟(6.4.2)所述兩個地址査表得到C,(/z)和Q—,+1(/,) = C,(l-〃)，
步驟(6.4.4)根據步驟(6.4.3)查表得到的<^(//)和^_,+1(//)按下式計算}("): yO) = Z + w + 丁 - /) C, (//)……M為偶數 = Z + w +
得到符合速率要求的輸出數據。 以上各步驟可以靈活組合，根據不同採樣率變換倍數，確定上述各歩驟之間的組
合關係，以實現大範圍採樣率變換，即從採用率2000MHz到[lMHz， 2000MHz]範圍 內的任意釆樣率變換。
系統仿真結果表明，時域並行採樣率變換帶來的性能惡化非常小，圖14給出了CIC抽 取率為2，分數間隔抽取部分抽取率為1時各級濾波器的頻響曲線，以及各部分組合在一 起時聯合頻響曲線，其中通帶內紋波小於0.2(18，阻帶抑制大於40dB，滿足實際使用要求。
該方法已經在現場可編程器件(FPGA)上實現，工作正常，證明了本發明所述方法的 可實現性。
■/)(,(>)……M為奇數


圖l為時域並行採樣率變換結構框圖。
圖2為CIC, CFIR,PFIR和分數間隔抽取濾波器設置方法。
圖3為並行CIC濾波器結構圖。
圖4為L路並行CIC濾波器中並行累加器的結構圖。
圖5為L路並行CIC濾波器中單條支路抽取器結構圖。
圖中MUX為二選一的選擇器，當S=l時選擇A-R，當S=0時選擇A，其中A =mod(8,Rcic)， Rcic為抽取率；累加器的初始值C0=mod(k,Rcic)，其中k為並行支路 序號，如8路並行各支路的k值依次為0,1，2,3,4，5,6,7;
當C》Rcic時比較器1輸出為1，否則輸出為0;當ORcic時比較器2輸出為1， 表示當前該支路數據需要保留，否則輸出為0，表示當前該支路數據需要拋棄。 圖6為L路並行CIC濾波器中差分器結構圖。 圖7為兩路並行FIR濾波器結構圖。 圖8為四路並行FIR濾波器結構圖。 圖9為八路並行FIR濾波器結構圖。
圖10為M=6、 N=4多項式內插器對應的Farrow結構係數。 圖11為第n條並行支路對應的分數間隔抽取器結構圖。
圖中L為並行路數，2路並行時L=2， 4路並行時L=4， 8路並行時L=8。 圖12為分數間隔抽取控制器結構圖，其中包含量化誤差補償部分。
對第n路並行支路，累加器l的初始值為n，累加器2的初始值為nA;選擇器根 據xl 、 x2的值選擇輸出，當xl=l時輸出u n，k= u 1 ，否則u n,k= u 2。 圖13為仿真得到的一種情況下的頻響曲線。
具體實施例方式
步驟l:
從高速ADC獲得的數位訊號並行輸入時域並行CIC濾波器，完成大範圍採樣率轉換， 比如，採樣率從2000MHz降到8MHz，其中圖3 圖6分別給出了該濾波器的結構框圖和 組成該濾波器的三個部分(並行累加器、抽取器和並行差分器)結構框圖。
圖3是CIC濾波器的總體結構框圖，由1到4個串聯的並行累加器、 一個並行抽取器 和1到4個串聯的並行差分器組成。其中並行累加器完成對輸入並行信號累和計算，輸出 並行帶有一定相差的累加信號，並行抽取器完成並行抽取，並行差分器對輸入的並行信號 按照信號的時間順序以及相位順序完成差分計算，圖中L表示並行支路數，Fh表示抽取之
10前的數據速率，Fl表示抽取之後的數據速率。
圖4給出了 L路並行CIC濾波器中單級累加器的結構框圖，CIC濾波器具有四個相互 串聯的該結構累加器，圖中Z"表示1個時鐘周期的延時，Xs(0)、 Xs(l)、…Xs(L-l)表示第s 級累加器的並行輸出信號，第一級累加器的輸入信號為X(O)、 X(l)、…X(L-1)。
圖5給出了L路並行CIC濾波器中單路抽取器的結構框圖，圖中Z"表示1個時鐘周期的延
時，Rei。為CIC抽取濾波器抽取率；A-mod(L,R^)(即並行支路數L對抽取率Reie求餘)；MUX
為二選一的選擇器(當S4時選擇A-Rcic，當S4時選擇A); C為累加器的輸出，該累加器 的初始值為Q^mod(n,R^)，其中n為並行支路按照相位順序所對應的序號，對L路並行，n 的取值依據相位關係依次為0，1,2,…，L-1;當ORcic時比較器l輸出結果S^，否則S^0; C=R 時比較器2輸出為1，表示當前該支路數據需要保留，否則輸出為0，表示當前該支路數據 需要丟棄。
圖6給出了L路並行CIC濾波器中單級差分器的結構框圖，CIC濾波器具有四個相互串聯 的該結構差分器，圖中Z"表示1個時鐘周期的延時，Y;(O)、 Y糹(l) Y〗(L-l)表示第s級差分
器的並行輸出信號，第一級差分器的輸入信號為並行抽取器的輸出
義'(o)、 …x'(l-i)。
詳細操作步驟如下
步驟(l.l) 4個串接的並行累加器對L路並行輸入數據進行累加，累加結果L路
並行輸出，中間寄存器的位寬等於^;+4><10§2(7 _)-1，其中p^為輸入數據的位寬，
《皿為CIC最大抽取率，其詳細操作步驟如下
歩驟(l丄l) 所述L路並行信號X(O)、 X(l)、…X(L-1)送入4個依次串聯的 並行累加器，其中前一級累加器的輸出作為後一級累加器的輸入，第s(fl、 2、 3、 4)級累加器的輸出用Xs(0)、 Xs(l)、…Xs(L-l)表示，第一級累加器的輸入為 X(O)、 X(l)、…X(L-1),每級並行累加器的結構框圖如(圖4)所示，該累加器 按以下步驟作累加運算
步驟(l丄l.l)首先對L路並行輸入信號按尤^—求和得到L路並
行信號Ss(0)、 Ss(l)、…、Ss(L-l)，其中11為並行支路序號(11=0、 1、…、L-l); 步驟(1丄1.2)所述求和信號Ss(L-l)輸入一累加器，得到信號Xs(L-l.);
步驟(1丄1.3)所述Xs(L-l)信號經一個時鐘周期延時得到信號SD，然後 分別與歩驟(l丄l.l)中所述L-l路並行信號Ss(O)、 Ss(l)、…、Ss(L-2)相加，得到L-l路並行輸出信號Xs(0)、 Xs(l)、…Xs(L-2); 步驟(1.2)所述步驟(1.1)得到的並行且帶有相差的累加信號X4(0)、 X4(l)、…
X4(L-1)送入一個並行抽取器，按指定抽取率實現數據抽取，得到低速率的L路並行 信號X'(O)、 …Z'(L-1)，其中抽取率的取值參照(圖2)，單條支路的抽取邏輯如
(圖5)所示，詳細操作步驟如下
步驟(1.2.1)選擇器MUX根據信號S選擇一個輸入信號作為輸出，輸出信號 用Xmux表示，當S=l時選擇A-R&，當S二O時選擇A ，其中S信號由步驟(1.2. 3) 獲得；
步驟(1.2.2)所述Xmux信號送入一累加器，得到輸出信號C，其中累加器的初 始值為C。二mod(n, Rcic)， n為並行支路序號，n=0、 1、…L-1;
步驟(1.2.3)所述步驟(1.2.2)得到的信號C送入比較器1，當OR。」。時比較器l 輸出S=l，否則輸出S=0;
步驟(1.2.4)所述歩驟(1.2.2)得到的信號C送入比較器2，當C二R。:。時比較器2 輸出Enabl^true，表示當前數據需要保留，否則輸出為false,表示當前數據 需要丟棄；
歩驟(1.3)所述步驟(1.2)得到L路並行信號X'(O)、 X'(l)…I'(L-1)輸入4個依
次串接的並行差分器按照時間順序和相位順序進行差分運算，得到L路並行輸出結 果Y(O)、 Y(l)、…Y(L-1)，其中每一級差分器的結構框圖如(圖6)所示，第s級差
分器的輸出用Ys'(0)、 Ys'(l)…Y〗(L-1)表示，前級的差分器的輸出作為後級差分器的輸 入，第一級差分器的輸入為步驟(1.2)所述並行信號X'(O)、 JT(l)…X'(L-1)，第一路 輸出信號為Y;(0^Y^(0)-Y"(丄—1)^—1 ， 其它各並行支路輸出為 Y; 0) = Y" (") - Y" (" -1) ， n為並行支路的序號；
步驟(1.4)所述步驟(1.3)得到的信號Y:(0)、 Y"l)…Y:(L-1)送入數據截取單元， 根據抽取率Rcic從第W +"//(4><1(^2(4.))-8位開始，向下截取d -l)bits作為輸出，
其符號位為被截取數據的最高位。 步驟2:
將歩驟1得到的數據送入第一級時域並行補償FIR濾波器(以下簡稱CFIR濾波器)，完成2倍抽取，比如採率樣從8MHz降到4MHz。
CFIR濾波器用於補償CIC濾波器對信號產生的失真，同時對輸入的信號進行兩倍抽取， CFIR濾波器在信號通帶內的頻域響應是CIC濾波器的逆，在其他頻率則呈現阻帶特性。 可以參考圖2的QPSK碼率與抽取率對應關係來設計合適的CFIR濾波器抽取率或者旁路 CFIR濾波器。CFIR濾波器採用時域並行結構實現。L路並行FIR濾波器的表達式為
formula see original document page 13其中，};(/) = 2>-'>0丄+/ )表示輸出信號的第11相位，Zn(附丄+0表示
系統函數的第i相位，jr7—""x(m丄+力表示輸入信號的第j相位。
下式給出了 8路並行FIR濾波器的第0相輸出的表達式
formula see original document page 13
在上式基礎之上，通過對Hi(Z^的合理組合，可以實現高效FIR並行濾波運算。 圖9給出了 8路並行FIR濾波器的結構框圖，其中奇數路的輸出結果被丟棄。 圖9所示的結構中GO, Gl, G0+G1為圖8所示的4路並行FIR濾波器，GO表示偶數時 刻的濾波器係數，Gl表示奇數時刻的濾波器係數，G0+G1則為相鄰奇、偶時刻的係數和。 信號首先分為奇偶兩個部分，分別輸入G0,G1,G0+G1模塊，然後分別對以上三個模塊的 輸出信號進行延遲相加等運算。具體信號流程如圖9所示。
圖8所示的結構中，F0，F1,F0+F1為圖7所示的2路並行FIR濾波器，F0表示偶數時 刻的濾波器係數，Fl表示奇數時刻的濾波器係數，F0+F1則為相鄰奇、偶數時刻的係數和。 信號首先分為奇偶兩個部分，分別輸入F0,F1,F0+F1模塊，然後分別對以上三個模塊的輸 出信號進行延遲相加等運算。具體信號流程如圖8所示。
圖7給出了兩種2路並行FIR濾波器的結構。在圖(a)中，奇偶時刻信號分別送入HO, Hl， H0+H1模塊，其中H0表示偶數時刻的濾波器係數，H1表示奇數時刻的濾波器係數，H0+H1 則為相鄰奇、偶數時刻的係數和，然後對以上三個模塊的輸出信號分別進行延遲相加等運 算。具體信號流程如圖7(a)所示。圖(b)中，奇偶時刻信號分別送入H0,H1,H0-H1模塊， 其中HO表示偶數時刻的濾波器係數，H1表示奇數時刻的濾波器係數，H0-H1則為相鄰奇、偶數時刻的係數差，然後對以上三個模塊的輸出信號分別進行延遲相加等運算。具體信號流程如圖7(b)所示。
將歩驟2得到的數據送入第二級時域並行FIR濾波器，完成2倍抽取，比如採樣率從4MHz降到2MHz。
該FIR濾波器是可編程濾波器(以下簡稱為PFIR濾波器)，採用與CFIR相同的結構，不同的是其係數可以在線編程加載。PFIR濾波器用於濾除帶外的幹擾信號，達到40dB以上的阻帶衰減數值，同時對輸入的信號按照2:1降採樣。
將步驟3得到的數據送入並行分數間隔抽取濾波器，該濾波器完成抽取率為(l, 2)之間的採樣率轉換，比如採樣率從2MHz變成1.01MHz。分數間隔抽取濾波器為L路時域並行結構，由插值濾波器以及控制器組成。插值濾波器為^1=6的多項式內插器，其中M為插值濾波器的階數，圖10給出了該內插器對應的一組Farrow結構係數。圖ll給出了該多項式內插器第n條並行支路的實現結構，nE{l,2， ,L}，其它並行支路的結構與此一致，圖
中tl "為第n條支路k時刻控制器輸出的插值位置，多項式內插器根據U n,k査表得到相應
的多項式內插係數，然後與參與內插運算的輸入數據相乘並相加運算，得到該時刻得內插結果y(Lk+n)，其中控制器的結構如圖12所示。
圖12給出了單路控制器的實現結構，其中包含了量化誤差補償部分。對於第n路並行支路，圖中累加器l的初始值為n，累加器2的初始值為"j, j = |-gOT， g^為^的量
化誤差，D為抽取率，輸出端的選擇器根據xl、 x2的值選擇輸出，當xl-l時輸出tu,f
u 1，否貝Uu n,k=y 2。詳細操作步驟如下
步驟(4.1) 控制器根據輸入的抽取率D(抽取率的計算如圖2所示)，分別計算出各並行支路每個時刻的使能信號，當使能信號為false時表示該時刻內插數據需要拋棄，當使能信號為true時表示內插數據有效，kT (T為輸出的並行數據時鐘周期)時刻的使能信號值根據下式判斷
少鄰j :
步驟4:n為並行支路序號，如8路並行時各支路對應的n值依次為1、 2、 3、 4、 5、 6、 7、8， k為輸入數據時鐘計數值，x為量化誤差補償量(x是一個自然數，該值的計算如步驟(4.2)所示)；當上式成立吋，該支路輸出的內插數據有效，該時刻使能信號為true，否則該支路輸出的內插數據需要丟棄，使能信號為false。
步驟(4.2)根據下式確定量化誤差補償量x:
f (丄/c + " —1)一L(/1 + m —1)v4」D2xD+ " -1) - + w - l)j」D < (x +1)"
當上式成立時，需要對量化誤差進行補償，補償量為x。
步驟(4.3) 分別計算各並行支路該時刻對應的時間偏差p值，其計算公式如下
—J BxP-L6xD」， 當LSxZ)」4A: + "-l時
〃一i(S十l)xD —[(S + l)xD」，當LCB + l)xD」-丄/t + " —l時
其中^ = [_(丄& + "-1)xj」+ x ， x為量化誤差補償量。
步驟(4.4) 根據步驟(4.3)輸出的p值查表得到對應的內插係數，以便於步驟(4.5)的多項式內插運算。內插係數<^(//)根據^1的取值依次存儲在査詢表中，其中應用了多項式內
插器係數存在的一種對稱關係
「nT
C, (1 — 〃) = CM—,+1 (//)..............z = 1、2 、…、y
表示對*上取整運算，事先將(^,(//)和<^/一,+|(//)關於^1((^|113)的函數值存儲在相同
的査詢表中，表中各存儲字的地址為0、 1.....2W-1，其中W為p的量化位寬，對於地址
為i的單元存儲的內容為C,(〃(2W-1))， p和l卞用Wbits位寬按式L/A2^-1)」和
L(i-w，w-i)」進行量化，則量化結果恰好是0,(//)和(:,(1-//)的査表地址，而
CM_,+1(/0 = C,(l-//)，因此以p的量化值為地址査表可得到C,(//)，以l卞的量化值為地址查表可得到C^,+1(/i)，所以查表之前首先進行地址映射，根據步驟(4.3)的p值得到兩個地址^*(2^-1)」和[(I-//)*(2"'-1)」，然後根據此地址查表得到C,(/z)和C^—,+1(/0，對於係數Q^ )...C^(/0共需要M/2張查詢表。
歩驟(4.5)禾U用步驟(4.4)得到的係數C,(//)，按照下式進行多項式內插運算_K") = J>(iJ: + w + 3_/)-C,0)……M為偶數
=Z X(丄^ + W十
似
-/)……A/為奇數
. _ 2
得到符合速率要求的輸出數據。
根據上面的各關係式，當分數間隔抽取濾波器抽取率為1.5:1時，內插時刻分別為0,0.5,0,0,0.5,0,0,0.5，對應的使能信號分別為1,1,0,1,l，O,l,1;抽取率為1.25:1時，內插時刻分別為0, 0.25, 0.5， 0.75， 0， 0, 0.25,0.5,對應的使能信號分別為1,1,1,1,0,1,1 ，1。
經過採樣率變換之後的信號速率可以降到要求的採樣率，本案例中最後的輸出信號速率為1.01M符號每秒。
上述各步驟可以根據輸出數據採樣率的要求靈活組合，旁路或連通相應部分，以達到要求的輸出速率，各部分的連接關係可以參照圖2進行設置。
圖13給出了 CIC抽取率為2，分數間隔抽取部分抽取率為1時各級濾波器的頻響曲線，
以及各部分組合在一起時聯合頻響曲線，圖中--------為CIC濾波器的頻響曲線，----為
CFIR濾波器的頻響曲線，--為PFIR濾波器的頻響曲線，-為總的頻響曲線。
在下文中，我們結合附圖分別就QPSK全數字解調I路數據以8路並行採樣率調整為例來說明本發明所提出的算法原理和結構，其中要求採樣率變換單元的輸出信號速率要求是4倍符號率。以從2000MHz採樣率變換到1.01MHz為例，詳細說明本專利是如何採用上述方法進行採樣率變換，其中1.01MHz採樣率對應四倍符號率採樣QPSK的碼率為500Kbps。
八路並行採樣率調整-
首先，從高速ADC進來的數據，經過串並轉換，變成8路並行信號，按照時間順序，分別以相位O、 1、…、7來表示。ADC採樣時鐘固定為2000MHz，對應的並行數據為每路250MHz，採用本發明所述方法對輸入數據進行降採樣。
步驟l:
8路並行數據首先經過時域並行CIC濾波器，完成大範圍整數倍採樣率變換，使單路速率從250MHz變為lMHz， CIC濾波器的抽取率為250。在本實施案例中，CIC濾波器為4級時域並行結構，由4級並行累和器、並行抽取器和4級並行差分器組成，其結構如圖3所示，圖中L-8。詳細操作步驟如下
步驟(l.l) 4個串接的並行累加器對8路並行輸入數據X(O)、 X(l)、…X(7)進行累加，其中前一級累加器的輸出作為後一級累加器的輸入，第s (s=l、 2、 3、 4)級累加器的輸出用Xs(0)、 Xs(l)、…Xs(7)表示，第一級累加器的輸入為X(O)、 X(l)、…X(7)，每級並行累加器的結構框圖如(圖4)所示，累加結果8路並行輸出，中間寄存器的位寬等於^+4xlog2(W隨)-1，其中^為輸入數據的位寬，i 隨為CIC最大抽
取率，所述累加按如下步驟進行
步驟(l丄l)首先對8路並行輸入信號按尤X、.—求和得到8路並行信號
Ss(0)、 Ss(l)、…、Ss(7)，其中n為並行支路序號(11=0、 1、…、7);步驟(1丄2)所述求和信號Ss(7)輸入一累加器，得到信號Xs(7);歩驟(1丄3)所述Xs(7)信號經一個時鐘周期延時得到信號SD，然後分別與步
驟(1丄1)中所述7路並行信號Ss(0)、 Ss(l)、…、Ss(6)相加，得到7路並行輸出信號Xs(O)、 Xs(l)、…Xs(6)，最後Xs(O)、 Xs(l)、…X"6)和Xs(7)共同作為累加器的輸出；
步驟(1.2)所述歩驟(1.1)得到的並行且帶有相差的累加信號X4(0)、 X4(l)、…X4(7)送入一個並行抽取器，根據抽取率250實現數據抽取，得到低速率的8路並行
信號X'(O)、 X'(1) ■ I'(7),單條支路的抽取歩驟如下
步驟(1.2.1)選擇器MUX根據信號S選擇一個輸入信號作為輸出，輸出信號用Xmux表示，當S=l時選擇A-R。i。，當S-O時選擇A，其中S信號由步驟(1.2. 3)獲得；
步驟(1.2.2)所述Xmux信號送入一累加器，得到輸出信號C，其中累加器的初始值為C。=mod(n，250)， n為並行支路序號，n=0、 1、…7;
步驟(1.2.3)所述步驟(1.2.2)得到的信號C送入比較器1，當OR。,。時比較器l輸出S=l，否則輸出S=0;
步驟(1.2.4)所述步驟(1.2.2)得到的信號C送入比較器2,當C:R。i。時比較器2輸出Enable-true，表示當前數據需要保留，否則輸出為false,表示當前數據需要丟棄；
步驟(1.3)所述歩驟(1.2)得到8路並行信號Z'(0)、 …I'(7)輸入4個依次
串接的並行差分器按照時間順序和相位順序進行差分運算，其中每一級差分器的結構框圖如(圖6)所示，第s級差分器的輸出用Y〖(0)、 Y;(l)…Y;(7)表示，前級差分器的
輸出作為後級差分器的輸入，第一級差分器的輸入為步驟(1.2)所述並行信號JT(O)、 Z'(l)…；r(7)，第一條並行支路輸出信號為Y;(0)-Y^(0)-Y^(7)DZ—\其它各並行支路輸出為Y〗(")-Y^(m)-Y;,("-1)， n為並行支路序號，第四級差分器的結果送入數據截取單元，根據抽取率從第『m+cd/(4xlog2(250》-8位開始，向下截取(『 ， -1) bits作為輸出，其符號位為被截取數據的最高位。
歩驟1得到的數據送入8路並行CFIR濾波器。CFIR濾波器用於補償CIC濾波器對信號產生的失真，同時對輸入的信號進行兩倍抽取，使單路數據速率從lMHz變換到500KHz。具體實現結構如圖9所示。
步驟2所得結果送入PFIR濾波器進行抽取濾波。該濾波器採用與CFIR相同的結構，不同的是其係數在線編程加載。PFIR濾波器用於濾除帶外的幹擾信號，達到40dB以上的阻帶衰減數值，同時對輸入的信號按照2:1降採樣，使單路數據速率從500KHz變換到250KHz。。
歩驟3得到的數據送入分數間隔抽取濾波器完成抽取率為(1, 2)之間的採樣率轉換，使單路數據速率從250KHz變換到126.25KHz，抽取率採用16bit定點無符號數進行量化，前4bit為整數部分，後12bit為小數部分。詳細操作步驟如下
步驟(4.1) 控制器輸入的抽取率為D=l.980224609375，根據該抽取率分別計算出各並行支路的使能信號，當使能信號為false時表示該時刻內插數據需要拋棄，當使能信號為true時表示內插數據有效，kT (T為輸出的並行數據時鐘周期)時刻第n (ne(l,2,3,4,5,6,7,8P條支路的使能信號值根據下式判斷
其中A=0.5048828125，為上的量化結果(該數據存在量化誤差)，k為輸入數據時鐘計數
值，x為量化誤差補償量，x是一個自然數，通過步驟(4.2)計算；當上式成立時，使能信號輸出為true，否則為false。
步驟(4.2)計算量化誤差補償量x，量化誤差補償量x值由下式確定
歩驟2:
步驟3:
步驟4:(8A: + 77 -1) _ L(8" w -1) ^」x"(8A + "-1)-L(8A + "-l)J」"
當上式成立時，需要對量化誤差進行補償，補償量為x，具體實施過程如(圖12)所示，設k時刻補償量為x- 當k+l時刻(8(A + l) + " —1)-(L(8(hl) + " —1M」+ xJD2"成立時，補
=xA+l，否貝1」^+1=&，初始時刻的補償量為0，通過此遞推關係可以得到當前時
刻的量化誤差補償量x。
步驟(4.3)分別計算各並行支路每個時刻對應的時間偏差p值，其計算公式如下
其中^L(8""-l)x 乂」+ x。
步驟(4.4)根據步驟(4.3)輸出的p值查表得到對應的內插係數C,(/0 ，其中p採用12bit進行量化，將C,(/z)關於p的函數值存儲在査詢表中，各存儲單元的查詢地址分別為0、1、…、4095，地址j對應的存儲內容為C,./4095)，其中(7,(//)和(^_,+1(//)共用同一張
査詢表，共需要M/2張査詢表，査表按如下步驟進行
步驟(4.4.1)將p和l卞用12bits位寬按式L/"4095」和L(1—y")x4095」進行量化得到
Al和A2，則量化結果Al和A2恰好是C,(/z)和CM—的査表地址；
步驟(4.4.2)以步驟(4.4.1)中所述Al和A2為地址查表可得到C,(//)和CM_,+1(//)。
步驟(4.5)利用步驟(4.4)得到的係數C,(//)，按照下式進行多項式內插運算
得到符合速率要求的輸出數據。
經上述處理得到的使能信號和時間偏差值送入基於查表法的多項式內插器，多項式內
插器根據p值查表得到內插多項式係數C,(//)，然後進行多項式內插運算，插值過程如圖12所示。
經過上述步驟，數據速率可以降到預期的採樣率要求。
本發明可以在數位訊號處理器(DSP)、現場可編程門陣列(FPGA)、專用集成電路
formula see original document page 19(ASIC)中得到實現。
上面結合附圖對本發明的具體實施例進行了詳細說明，但本發明並不限制於上述實施 例，在不脫離本中請的權力要求的精神和範圍情況下，本領域的技術人員可做出各種修改 或改型。
權利要求
1. 時域並行採樣率變換方法，其特徵在於，所述方法是在數位訊號處理器中依次按以下步驟完成的步驟(1)用一個採樣速率固定為fs的ADC對輸入信號進行模/數轉換，該採樣速率fs相對於輸入信號的最高速率滿足Nyquist採樣定理；步驟(2)所述ADC的輸出信號經過串並轉換，轉換為L路並行信號X(0)、X(1)、…、X(L-1)，每路信號的速率為fs/L，其中L為整數，且大於或等於2；步驟(3)所述步驟(2)得到的L路並行信號經過L路並行的CIC濾波器(級聯積分器梳狀濾波器)，進行大範圍整數倍採樣率變換，得到速率為fs/(LR)的L路低採樣率信號Y(0)、Y(1)、…、Y(L-1)，R為抽取率，其步驟如下步驟(3. 1)所述L路並行信號X(0)、X(1)、…、X(L-1)送入所述CIC濾波器中的四個依次串聯的並行累加器，其中前一級累加器的輸出作為後一級累加器的輸入，第s級累加器的輸出用Xs(0)、Xs(1)、…、Xs(L-1)表示，s＝1、2、3、4，每個累加器按以下步驟作累加運算步驟(3. 1.1)對L路並行輸入信號按求和，其中n＝0、1、…、L-1，得到L路並行信號Ss(0)、Ss(1)、…、Ss(L-1)；步驟(3. 1.2)所述求和信號Ss(L-1)輸入一個累加器，得到信號Xs(L-1)；步驟(3. 1.3)所述Xs(L-1)信號分別與步驟(3.1.1)中所得L-1路信號Ss(0)、Ss(1)、…、Ss(L-2)相加，得到L-1路並行信號Xs(0)、Xs(1)、…、Xs(L-2)；步驟(3. 1.4)把步驟(3.1.2)和步驟(3.1.3)得到的信號Xs(0)、Xs(1)、…、Xs(L-1)作為下一級累加器的輸入，每一級累加器重複步驟(3.1.1)～步驟(3.1.3)，直到第四級累加器得到L路並行的累和信號X4(0)、X4(1)、…、X4(L-1)；步驟(3. 2)所述步驟(3.1)得到的L路並行且帶有相差的信號X4(0)、X4(1)、…、X4(L-1)送入一個並行抽取器，根據輸入信號速率所對應的抽取率Rcic實現數據抽取，得到低速率的L路並行信號X′(0)、X′(1)、…、X′(L-1)；步驟(3. 3)所述步驟(3.2)得到的L路並行信號X′(0)、X′(1)、…、X′(L-1)送入四個依次串聯的並行差分器，按照時間順序和相位順序進行差分運算，得到L路並行輸出結果Y(0)、Y(1)、…、Y(L-1)，第一級差分器的輸入為步驟(3.2)所述信號X′(0)、X′(1)、…、X′(L-1)，其它各級差分器的輸入為上一級差分器的輸出，對於第s級差分器而言，第一路輸出信號為Z-1表示延時一個時鐘周期，其它各並行支路的輸出為n為並行支路序號；步驟(4)把步驟(3)得到的L路低採樣率信號送入第一級時域並行補償濾波器CFIR，該濾波器在信號頻帶內的頻率響應是所述CIC濾波器的逆，在其它頻率則呈現阻帶特性，CFIR濾波器同時完成2倍抽取；步驟(5)把步驟(4)得到的輸出信號送入第二級時域並行可編程濾波器PFIR，慮除帶外幹擾，使阻帶衰減在40dB以上，同時對輸入信號作兩倍抽取；步驟(6)把步驟(5)輸出的數據送入一個L路時域並行的分數間隔抽取濾波器，按以下步驟完成抽樣率為(1，2)之間的速率轉換步驟(6. 1)設置所述分數間隔抽取濾波器的抽取率D，D的取值範圍為1<D<2；步驟(6.2)控制器根據設定的所述抽取率D，分別計算出各並行支路每個時刻的使能信號，當使能信號為false時，表示該時刻內插數據應拋棄，當使能信號為true，表示該時刻內插數據有效，kT時刻的使能信號值根據下式判斷其中T為輸出的並行數據時鐘周期，n為並行支路序號，在8路並行時各支路對應的n值依次為1、2、3、4、5、6、7、8，k為輸入數據時鐘計數值，x為量化誤差補償量，是一個自然數，Qerr為的量化誤差，D為抽取率；當上式成立時，該支路輸出的內插數據有效，該時刻使能信號為true，否則該支路輸出的內插數據需要丟棄，使能信號為false；其中，所述量化誤差補償量x由下式確定步驟(6. 3)按下式分別計算各並行支路k時刻的時間偏差量μ值其中x為量化誤差補償量，0≤μ≤1；步驟(6. 4)待抽取數據和步驟(6.3)得到的參數送入多項式內插單元進行內插運算，並根據步驟(6.2)輸出的使能信號對輸入數據進行抽取步驟(6. 4.1)根據μ值與Ci(μ)、Ci(1-μ)的函數關係，以及μ值量化位寬建立查詢表，其中地址Ai對應的值為w為μ值量化位寬，0≤Ai≤2w-1，該查詢表應用了係數的對稱性關係Ci(μ)＝CM-i+1(1-μ)，M為多項式內插器的階數，0≤i≤M；步驟(6. 4.2)根據μ值得到地址μ□(2w-1)和(1-μ)□(2w-1)；步驟(6. 4.3)按步驟(6.4.2)所述兩個地址查表得到Ci(μ)和CM-i+1(μ)＝Ci(1-μ)，其中0≤i≤M/2；步驟(6. 4.4)根據步驟(6.4.3)查表得到的Ci(μ)和CM-i+1(μ)按下式計算y(n)得到符合速率要求的輸出數據。
2. 根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，時域並行CIC濾 波器模塊由1到4級並行累和器、 一個並行抽取器和1到4級並行差分器組成。
3. 根據權利要求l所述的時域並行採樣率變換方法，其特徵在於，CIC並行抽取濾波 器中的並行累加器採用圖4所示結構，抽取器採用圖5所示邏輯。
4. 根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，CFIR濾波器的在 信號通帶內的頻域響應是CIC濾波器的逆，在其他頻率則呈現阻帶特性，抽取比率為2:1; CFIR濾波器採用圖7、 8、 9所表示的時域並行結構。
5. 根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，PFIR濾波器用於 濾除帶外的幹擾信號，達到40dB以上的阻帶衰減，其係數可以在線編程加載，採用圖7、 8、 9所示的時域並行結構。
6. 根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，分數間隔抽取濾 波器採用多項式內插算法實現分數間隔抽取，由多項式內插器和控制器組成。
7. 根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，分數間隔抽取濾 波器中的內插控制器根據輸入的抽取率D (抽取率的計算如圖2所示)，分別計算出各並行 支路每個時刻的使能信號，kT (T為輸出的並行數據時鐘周期)時刻的使能信號值根據下 式判斷L(L(丄A + " — l)x 4」+ x)x￡>」=IA: + " —l或 L(L(丄A + " -1) x j」+ x +1) x D」=丄& + " -1n為並行支路序號，如8路並行時各支路對應的n值依次為1、 2、 3、 4、 5、 6、 7、 8， k 為輸入數據時鐘計數值，x為量化誤差補償量；當上式成立時，該支路輸出的內插數據有 效，該時刻使能信號為true，否則該支路輸出的內插數據需要丟棄，使能信號為false;該支路對應的w值按下式計算-0.C,Cu)……M為奇數SxZ)-LSxD」， 當LSxD」二iJ: + "-l日寸(5+l)xD — [0B + l)xD」，當LCB + l)xD」二Zi: + " — l時其中5 = |_0^ + "-1)x爿」+ x ， x為量化誤差補償量。
8.根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，分數間隔抽取濾 波器採用量化誤差補償技術；補償量X根據如下表達式獲得J (ZJt + " — 1) —L(Zl + " — l)J」D》xD + -1) - + " - l)J」D < (x + l)D °
9.根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，分數間隔抽取濾 波器中的多項式內插器採用查表法實現；多項式內插器根據P值查表得到內插多項式系 數C,(zO，然後進行多項式內插運算，插值表達式如下其中C,(//)的值通過査表法得到，査表法應用了多項式內插器係數存在的一種對稱關c,o) = cM—。
10. 根據權利要求1所述的時域並行採樣率變換方法，其特徵在於，分數間隔抽取濾波器的結構採用圖11所示的結構實現。
11. 根據權利要求l所述的時域並行採樣率變換方法，其特徵在於，分數間隔抽取濾波器中的控制器採用圖12所示的結構實現。
全文摘要
一種時域並行採樣率調整方法，該方法適用於數字信息傳輸技術領域。其特徵在於所有處理均採用並行算法，通過CIC濾波器、CFIR濾波器、PFIR濾波器和分數間隔抽取濾波器的相互組合，實現大範圍的數字採樣率變換。其中CIC抽取濾波器採用時域並行的結構實現，CFIR濾波器、PFIR濾波器採用基於多相濾波器的時域並行結構。分數間隔抽取器由控制器和多項式內插器組成，控制器採用了一種並行各支路相互獨立的方法，提高了硬體實現過程中的處理速度；多項式內插器採用查表方法實現，節約了可編程邏輯器件中有限的邏輯以及乘法器資源。該系統適合全數字電路實現，尤其是可編程門陣列(FPGA)實現。
文檔編號G01S7/48GK101458329SQ20091007604
公開日2009年6月17日 申請日期2009年1月6日 優先權日2009年1月6日
發明者彧 張, 楊再初, 楊知行, 潘長勇, 王勁濤 申請人:清華大學