半導體集成電路裝置的製作方法

2023-10-17 18:44:29 1

專利名稱：半導體集成電路裝置的製作方法
技術領域：
本發明涉及包括具有M0S電晶體的模擬信號處理電路的半導體集成電路裝置。
背景技術：
在半導體集成電路中，具體來說在包括MOS電晶體的模擬信號處理電路中，要求 相鄰MOS電晶體之間的特性的差異足夠小。模擬信號處理電路包括運算放大器和電流鏡電 路，並且具有產生具有某種比率的多個電流源以便以高精度比較和放大多個電壓的功能。 作為電路操作的前提，用於模擬信號處理電路的具有相同的結構和布局的MOS電晶體被認 為具有相同的閾值電壓、互導和包括洩漏電流的亞閾值特性。特性之間的差異在運算放大 器中產生偏移電壓以及在電流鏡電路中產生電流誤差，引起產品特性本身可能的降級。
相應地，為了生產要求具有相同特性的多個MOS電晶體，採取各種措施，不僅包括 均衡基本裝置參數、例如將溝道長度、溝道寬度、接觸形狀(contact shape)和接觸與溝道 之間的距離調整到相同的值的方法，而且還包括其它典型方法，例如對齊溝道方向的方法、 使M0S電晶體之間的距離為最小的方法以及產生具有交叉耦合的多個MOS電晶體的電路的 方法。為了抑制閾值電壓的偏差，一般擴展溝道長度和溝道寬度，以便使製造工藝期間所引 起的尺寸的偏差引起的特性的變化為最小。 這些措施伴隨裝置尺寸和電路面積的增加，從而與成本和尺寸的降低有衝突。具 體來說，當模擬信號處理電路的比例變更大時，折衷變得重要，因此難以從用於數位訊號處 理電路的小型化技術獲得有益效果。另外，在數字和模擬混合IC的情況下，它們之間的工 藝組合(process combination)在一些情況下也可能受到限制。 例如柵氧化膜厚度和溝道雜質濃度等參數是用於影響特性的變化和MOS電晶體 的偏差的主要候選。但是，另一方面，伴隨裝置小型化的技術具有抑制MOS電晶體的特性的 變化的方面。例如，對M0S電晶體的特性起主導性影響的柵氧化膜厚度不太可能成為特性 變化連同膜厚控制的改進的因素。 光刻工藝和蝕刻工藝期間的圖案化控制的改進直接導致尺寸偏差的降低，從而抑 制因裝置尺寸的降低所引起的形狀影響引起的特性的變化，因此成為用於加速尺寸和成本 的降低的技術。 通過背景技術中的上述技術進展，溝道濃度的變化、具體是半導體襯底中形成的 阱區的濃度的變化是MOS電晶體的特性的變化的增加因素。 參照圖3A至圖3E來描述極大地影響MOS電晶體的特性的形成阱區的方法。下面 描述在P型半導體襯底中形成P型阱區和N型阱區的方法。 首先，如圖3A所示，氧化矽膜2和氮化矽膜3的堆疊結構通過分別使用熱氧化和 低壓化學汽相沉積(LPCVD)在半導體襯底1上形成。 隨後，如圖3B所示，蝕刻位於充當N型阱區6的區域上方的氮化矽膜3的一部 分。光致抗蝕劑4和氮化矽膜3的其餘部分用作掩模，以便通過離子注入方法經由氧化矽 膜2將雜質注入半導體襯底。待使用的雜質是砷或磷，並且注入量從範圍1X10"cm2至lX10"/cm2任意選擇。 隨後，如圖3C所示，剝離光致抗蝕劑，然後氮化矽膜的其餘部分用作掩模，以便通 過熱氧化選擇地加厚位於N型阱區上的氧化矽膜的一部分。 隨後，如圖3D所示，剝離氮化矽膜的其餘部分，然後位於N型阱區6上的氧化矽膜 的厚度部分用作掩模，以便通過離子注入方法將例如硼或BF2等P型雜質注入半導體襯底。 如同N型阱區的情況下那樣，注入量從範圍1 X 1012/Cm2至1 X 1014/cm2任意選擇。根據這種 方法，可形成除了 N型阱區6之外的區域作為P型阱區5。 最後，如圖3E所示，通過熱處理以等於或高於IIO(TC的高溫將N型雜質和P型雜 質擴散到距離半導體襯底表面的預定深度。高溫熱擴散可以是半導體工藝的最高溫工藝， 因此阱區的雜質濃度可在後續半導體工藝期間不發生實質改變。 N型阱區和P型阱區定位成使得具有相同濃度的雜質彼此相鄰。因此，阱區之間的 邊界的位置沒有被高溫熱擴散偏移，並且邊界處的濃度的變化在每個阱區中很陡。
換言之，通過上述方法形成的N型阱區和P型阱區的濃度的變化取決於圖3A至圖 3E所示的步驟中的離子注入量的變化、沉積膜的膜厚和熱處理。 接下來參照圖2來描述M0S電晶體的正常二維布置。如同上述情況中那樣，P型和 N型阱區在P型半導體襯底中形成。P溝道M0S電晶體101通常在N型阱區6中形成。因 此，為了單個電路塊將多個P溝道MOS電晶體101編組，並且安排成在半導體襯底的單個N 型阱區6中彼此相鄰。類似地，為了單個電路塊，將N溝道MOS電晶體102安排成在預定P 型阱區5中彼此相鄰。 在這種情況下，P溝道MOS電晶體101具體安排在具有有限空間的N型阱區6中， 因此裝置可安排成靠近N型阱區6與P型阱區5之間的邊界。 希望模擬電路塊具有統一特性而沒有相應電晶體特性的變化。因此，需要在同一 個N型阱區中獲得均勻雜質濃度。 例如在JP 06-268453A、JP 09-266257A和JP 2003-243529A中公開了減小模擬電 路中的電晶體特性的變化的方法。 但是，使用如上所述的半導體工藝的常規阱區形成方法具有以下問題。也就是說， 在圖3所示的示例的情況下，用於形成氧化膜的熱處理在用於形成N型阱區的雜質注入之後 執行。在熱處理期間，N型阱區的邊界部分的濃度通過擴散來改變。具體來說，雜質沿橫向擴 散，因此邊界區域的濃度減小。與形成P型阱區的情況相比，進一步執行熱處理。因此，N型 阱區的邊界部分附近的濃度的降低程度大於P型阱區的邊界部分附近的濃度的降低程度。
因此，安排成靠近邊界區域的MOS電晶體、具體是位於N型阱區側的P溝道MOS晶 體管的問題在於，它更可能因濃度的變化而引起特性的變化。 圖4A是示出P溝道MOS電晶體的示意平面圖。如圖4B所示，出現以下現象P溝 道MOS電晶體101的閾值電壓隨P溝道MOS電晶體101的溝道區域9與N型阱區6之間的 距離S減小而減小。這是因為位於靠近P型阱區與N型阱區之間的邊界的N型阱區的一部 分的雜質濃度減小。

發明內容
為了解決上述問題，本發明按以下方式進行。也就是說，根據本發明的一個方面的半導體集成電路裝置包括具有第一導電類型的半導體襯底；具有第一導電類型的阱區和 具有第二導電類型的阱區，它們在半導體襯底的不同區域中形成；在具有第一導電類型的 阱區上形成的第一MOS電晶體；以及在具有第二導電類型的阱區上形成的第二MOS電晶體， 其中在單個第二MOS電晶體在具有第二導電類型的各阱區上形成的情況下將多個第二MOS 電晶體作為組來提供。 此外，在根據本發明的一個方面的半導體集成電路裝置中，具有第二導電類型的 阱區的邊緣與在具有第二導電類型的阱區上形成的第二MOS電晶體的溝道區邊緣之間的 足巨離為2iim至5iim。 根據本發明的另一個方面的半導體集成電路裝置包括具有第一導電類型的半導 體襯底；具有第一導電類型的阱區和具有第二導電類型的阱區，它們在半導體襯底的不同 區域中形成；在具有第一導電類型的阱區上形成的第一MOS電晶體；以及在具有第二導電 類型的阱區上形成的第二MOS電晶體，其中在單個第一MOS電晶體在具有第一導電類型的 各阱區上形成的情況下將多個第一MOS電晶體作為組來提供，並且在單個第二MOS電晶體 在具有第二導電類型的各阱區上形成的情況下將多個第二MOS電晶體作為組來提供。
此外，在根據本發明的另一個方面的半導體集成電路裝置中，具有第一導電類型 的各阱區的邊緣與第一MOS電晶體的溝道區邊緣之間的距離為2 i！ m至5 i！ m，並且具有第二 導電類型的各阱區的邊緣與第二 M0S電晶體的溝道區邊緣之間的距離為2 i！ m至5 i！ m。
根據本發明，可提供一種半導體集成電路裝置，包括具有各MOS電晶體的特性的 小變化並且在尺寸和成本上降低的模擬電路。


附圖中 圖1是示出根據本發明的第一實施例的半導體集成電路裝置的示意平面圖； 圖2是示出常規半導體集成電路裝置的示意平面圖； 圖3A至圖3E是示出用於形成阱區的各個步驟的主要截面圖； 圖4A是示出P溝道M0S電晶體的示意平面圖，而圖4B是示出閾值電壓和溝道區
與阱區的邊緣之間的距離的關係的圖表；以及 圖5是示出根據本發明的第二實施例的半導體集成電路裝置的示意平面圖。
具體實施例方式
下面將參照附圖來描述本發明的實施例。圖1是示出根據本發明的第一實施例、 其中減小了 M0S電晶體的特性的變化的半導體集成電路裝置的示意平面圖。在示出常規方 法的圖2中，多個P溝道MOS電晶體101安排在單個N型阱區6中。與此相反，根據本發 明，單個P溝道MOS電晶體101設置在每個N型阱區6中。所設置的P溝道MOS電晶體101 充當電路塊。在這種情況下，所有P溝道MOS電晶體101經過調整，使得溝道區與多晶矽柵 電極8之下的N型阱區6的邊緣之間的距離彼此相等。在參閱圖4A的放大視圖時，易於識 別溝道區與N型阱區之間的距離。本發明的特徵在於，使溝道區9與N型阱區6之間的所 示距離S彼此相等。N型阱區設置成使得圖4A的橫向上距離S等於圖4A的縱向上距離S。 另外，N型阱區設置成使得多個P溝道M0S電晶體中的距離S彼此相等。這樣，獲得以下優點。 當存在由於在N型阱區6的邊緣處的濃度的降低而引起的特性的變化時，P溝 道M0S電晶體101同樣受到影響。相應地，甚至當特性值中出現絕對變化(absolute variation)時，特性值之間的相對比率(relative ratio)也不改變。這是要求在相鄰MOS 電晶體之間具有最精確特性比的例如運算放大器或電流鏡電路等模擬電路的最期望的特 徵。 為了抑制用於模擬電路的P溝道MOS電晶體的特性的變化，不需要在N型阱區內 部離N型阱區的邊緣充分(sufficient)距離處形成P溝道M0S電晶體。此外，本發明的MOS 電晶體特性比的精度增加，因此不需要採用包括M0S電晶體的交叉耦合布局的特性變化抑 制措施。上述各點有助於簡化電路、減小尺寸以及降低成本。 具體來說，根據如圖2所示的常規布局，用於模擬電路的P溝道M0S電晶體需要位 於溝道區9與N型阱區6的邊緣之間至少5 m的距離處。在本發明的情況下，由於所有P 溝道M0S電晶體的特性的變化變為彼此相等，所以甚至當距離在規定以5伏特進行操作的 工藝的情況下減小到2 m時也沒有出現問題。當距離小於2 m時，源區和漏區處的耐受 電壓在5伏特操作所規定的工藝的情況下降低。在規定以較低電壓進行操作的工藝的情況 下，距離可進一步減小。 以上所述的方法不局限於P型半導體襯底1中形成的N型阱區6和N型阱區6上 形成的P溝道MOS電晶體101 。因此，該方法可適用於P型半導體襯底1中形成的P型阱區 5和P型阱區5上形成的N溝道M0S電晶體102。該方法還可適用於為N型半導體襯底提 供的阱區和M0S電晶體。因此可獲得相同的效果。 圖5是示出根據本發明的第二實施例的半導體集成電路裝置的示意平面圖。在這 個實施例中，如同位於P型半導體襯底中的N型阱區的情況那樣，為對應N溝道MOS電晶體 提供相應P型阱區。為了實現這個目的，單個N溝道MOS電晶體102在每個P型阱區5上 形成。N型阱區6形成為圍繞P型阱區，由此設置邊界區域。 在要求具有相鄰電晶體之間的高精度相對比率的模擬電路中，如圖5所示的布局
不僅對於P溝道M0S電晶體、而且對於N溝道M0S電晶體都是有用的。 也就是說，應用本發明的任何M0S電晶體可根據例如模擬電路類型或數字電路類
型等電路類型和所需精度在設計與布局期間自由選擇。可採用混合布局，其中本發明應用
於電路區域的一部分，而如圖2所示的常規示例應用於電路區域的其餘部分。 根據上述實施例，要求具有相鄰電晶體之間的高精度相對比率的模擬電路可在尺
寸和成本上降低。根據本發明的特徵，可通過布局來獲得效果，因而本發明可應用於具有任
何規範的模擬電路工藝。
權利要求
一種半導體集成電路裝置，包括具有第一導電類型的半導體襯底；具有所述第一導電類型的第一阱區和具有第二導電類型的多個第二阱區，所述第一阱區和所述多個第二阱區設置於直接在所述半導體襯底表面之下的不同區中；具有所述第二導電類型、設置在所述第一阱區中的多個第一MOS電晶體；以及具有所述第一導電類型、設置在所述多個第二阱區的每個中的唯一一個第二MOS電晶體。
2. 如權利要求1所述的半導體集成電路裝置，其中，所述多個第二阱區的每個的阱區 邊緣與設置在所述多個第二阱區的對應一個阱區中的所述第二mos電晶體之一的溝道區 邊緣之間的距離為2 ii m至5 ii m。
3. —種半導體集成電路裝置，包括 具有第一導電類型的半導體襯底；具有所述第一導電類型的第一阱區和具有第二導電類型的第二阱區，所述第一阱區和所述第二阱區設置於直接在所述半導體襯底表面之下的不同區中；具有所述第二導電類型、設置在所述第一阱區中的多個第三阱區；具有所述第一導電類型、設置在所述第二阱區中的多個第四阱區；具有所述第一導電類型、設置在具有所述第二導電類型的所述多個第三阱區的每個中 的唯一一個第一 mos電晶體；以及具有所述第二導電類型、設置在具有所述第一導電類型的所述多個第四阱區的每個中 的唯一一個第二mos電晶體。
4. 如權利要求3所述的半導體集成電路裝置，其中所述多個第四阱區的每個的邊緣與所述第二mos電晶體的溝道區邊緣之間的距離的 範圍為2踐至5踐；以及所述多個第三阱區的每個的邊緣與所述第一mos電晶體的溝道區邊緣之間的距離的 範圍為2踐至5踐。
全文摘要
本發明半導體集成電路裝置。所提供的是一種半導體集成電路裝置，它能夠實現要求具有相鄰電晶體之間的高精度相對比率的模擬電路，其尺寸和成本被降低。單個MOS電晶體設置在每個阱區中。組合多個MOS電晶體以便充當模擬電路塊。由於可使阱區與溝道區之間的距離彼此相等，所以可獲得高精度半導體集成電路裝置。
文檔編號H01L29/02GK101740571SQ20091025234
公開日2010年6月16日 申請日期2009年11月26日 優先權日2008年11月26日
發明者原田博文 申請人:精工電子有限公司