一種面向嵌入式系統的NandFlash塊冗餘存儲控制電路的製作方法

2023-10-24 22:27:27

專利名稱：一種面向嵌入式系統的Nand Flash塊冗餘存儲控制電路的製作方法
技術領域：
本實用新型屬於數據存儲技術領域，尤其是涉及一種面向嵌入式系統的NandFlash塊冗餘存儲控制電路。
背景技術：
隨著半導體電子技術和工藝的迅猛發展，憑藉存儲密度大、功耗低、壽命長、成本低等特點，Nand Flash存儲晶片在嵌入式系統的存儲領域得到了廣泛應用，典型的嵌入式處理器(如Power PC、ARM、DSP等)均支持Nand Flash存儲器接口。由於本身存在固有缺陷，Nand Flash存儲晶片是一種數據正確性非理想的器件，在Nand Flash存儲晶片出廠和使用過程中會產生一定數量的壞塊，從而導致存儲數據的錯誤或丟失。因此，為了提高NandFlash存儲單元的可靠性進而保證嵌入式系統的可靠運行，基於Nand Flash的數據冗餘存儲顯得尤為必要。目前，針對Flash的冗餘存儲，具體有以下幾種方法:(I)冗餘編碼。該方法是採用一定編碼方式生成冗餘編碼並將其存入預留的數據冗餘空間中，當存儲數據出現錯誤時，利用冗餘編碼糾正錯誤。專利200910053399「一種大規模Flash存儲陣列的多層次數據冗餘方法」即是在頁級、Flash晶片級、Flash晶片組級三個層次採用冗餘編碼的方法對數據進行冗餘。此方法增加了軟體運算量和數據存儲控制的複雜度，並且當出現壞塊無法讀取數據時，冗餘編碼失去意義。(2)建立數據備份區。該方法是在Flash存儲單元內部劃分數據備份區，當原始數據區出現存儲壞塊時讀取數據備份區的數據。專利200810029685「Flash存儲器的二級備份方法」即是採用數據備份的方式進行冗餘存儲。由於原始數據區與備份區並非對等冗餘，因此，此方法在數據存儲時增加了存儲控制程序的複雜度，並降低了數據存取效率。(3)硬體級冗餘存儲。該方法是在硬體上包含兩個互為冗餘的數據存儲區域，當其中一區域的某數據塊出現故障時，可從另一區域的相應數據塊中恢復數據。專利201120005567「一種數據冗餘保護Flash固態盤」即包含兩個對等的互為冗餘的存儲陣列和數據存儲控制器以提高固態盤存儲數據的可靠性及完整性，但是該專利僅限應用於Flash存儲陣列及固態盤的設計，不支持嵌入式處理器的Nand Flash接口，不能直接用於嵌入式系統的主存儲器單元設計中。
發明內容本實用新型的目的是針對現有基於Nand Flash的冗餘存儲電路的不足，提供一種面向嵌入式系統的Nand Flash塊冗餘存儲控制電路，採用硬體級冗餘存儲方法實現基於Nand Flash的冗餘存儲，並採用現場可編程邏輯門陣列FPGA (Field Programmable GateArray)器件作為控制晶片，實現冗餘存儲單元的並行操作並提供與嵌入式處理器直接相連接的Nand Flash存儲器接口，可適用於對數據存儲可靠性要求較高的嵌入式系統主存儲器單元。[0008]本實用新型一種面向嵌入式系統的Nand Flash塊冗餘存儲控制電路,包括:NandFlash存儲晶片(I)、Nand Flash存儲晶片(2)和控制晶片(3)。Nand Flash存儲晶片(I)與Nand Flash存儲晶片(2)採用相同的存儲晶片構成兩個互為冗餘的存儲單元。控制晶片(3)的IO引腳5至12,10引腳17,10引腳21,10引腳22,10引腳23,10引腳24,10引腳26、IO引腳27分別與Nand Flash存儲晶片(I)的引腳1/00至1/07、CLE、ALE、RE #、WE #、CE#、R/B#、WP #相連接，控制晶片(3)的IO引腳78至85、IO引腳92、IO引腳93、IO引腳94,10引腳95,10引腳97,10引腳98,10引腳99分別與Nand Flash存儲晶片(2)的引腳 1/00 至 I/07、CLE、ALE、RE #、WE #、CE#、R/B#、WP #相連接，控制晶片(3)的 IO 引腳114 至 121、IO 引腳 126、IO 引腳 127、IO 引腳 131、IO 引腳 132、IO 引腳 133、IO 引腳 134分別與外部主處理器的Nand Flash接口引腳1/00至1/07、CLE、ALE、RE #、WE #、CE#、R/B#相連接。所述Nand Flash存儲晶片(I)和Nand Flash存儲晶片(2)採用的是三星公司的K9K8G08U0M。所述控制晶片(3)採用的FPGA晶片是賽靈思公司XC6SLX4TQG144。控制晶片(3)實現Nand Flash塊冗餘存儲控制功能,將外部主處理器發出的Nand Flash控制命令採用冗餘機制處理後對Nand Flash存儲晶片(I)及Nand Flash存儲晶片(2)進行相應操作。本實用新型應用上述晶片型號，但不局限於上述型號，凡是可滿足相同功能需求的晶片型號均可互相替代。所述外部主處理器指的是內置Nand Flash控制器且含Nand Flash存儲器接口的嵌入式處理器。本實用新型中採用的Nand Flash塊冗餘存儲控制方法，包括上電壞塊自檢過程、數據存儲過程、數據讀取過程和數據擦除過程。上電壞塊自檢過程包括以下步驟:SI Nand Flash存儲晶片(I)和Nand Flash存儲晶片(2)為兩個互為冗餘的存儲單元，每片Nand Flash存儲晶片包含η個存儲塊(Block)，分別編號O至(η — I);S2上電後控制晶片(3)同時對Nand Flash存儲晶片(I)及Nand Flash存儲晶片
(2)進行壞塊掃描，並建立壞塊信息列表。數據存儲過程包括以下步驟:SI控制晶片(3)通過Nand Flash接口接收來自外部主處理器的數據存儲命令和數據；S2控制晶片(3)根據命令中的行地址提取當前操作存儲塊的塊地址編號m ；S3控制晶片(3)根據壞塊信息列表檢測Nand Flash存儲晶片(I)及Nand Flash存儲晶片(2)的第m個存儲塊是否為壞塊，並且僅將數據寫入第m塊為正常塊的存儲晶片中，若兩個存儲晶片的第m塊均為壞塊時，則控制晶片(3)向外部主處理器返回寫入不成功應答。數據讀取過程包括以下步驟:SI控制晶片(3)通過Nand Flash接口接收來自外部主處理器的數據讀取命令；S2控制晶片(3)根據命令中的行地址提取當前操作存儲塊的塊地址編號m ；S3控制晶片(3)根據壞塊信息列表檢測Nand Flash存儲晶片(I)及Nand Flash存儲晶片(2)的第m個存儲塊是否為壞塊，當Nand Flash存儲晶片(I)的第m塊為正常塊時，讀取Nand Flash存儲晶片(I)的數據返回至外部主處理器，否則，讀取Nand Flash存儲晶片(2)的數據，若兩個存儲晶片的第m塊均為壞塊時，則讀取頁寄存器默認值返回至外部主處理器；S4當讀取數據成功時，根據命令中行列地址判斷讀取的當前頁是否為第m塊的含壞塊信息頁(通常為第I頁)，若讀取的是含壞塊信息頁的數據則更新第m塊的壞塊信息。數據擦除過程包括以下步驟:SI控制晶片(3)通過Nand Flash接口接收來自外部主處理器的數據擦除命令；S2控制晶片(3)根據命令中的行地址提取當前操作存儲塊的塊地址編號m ；S3控制晶片(3)同時對Nand Flash存儲晶片(I)和Nand Flash存儲晶片(2)的第m塊執行擦除操作。本實用新型所產生的有益效果是:本實用新型提供的一種面向嵌入式系統的NandFlash塊冗餘存儲控制電路可直接與外部主處理器的Nand Flash存儲器接口連接,外部主處理器的Nand Flash接口驅動程序無需額外開銷即可實現嵌入式主處理器的數據冗餘存儲；控制晶片採用FPGA晶片，可實現冗餘存儲單元的數據並行讀寫及擦除操作，提高了嵌入式系統中Nand Flash冗餘存儲單元的讀寫速度；採用硬體級冗餘存儲的方法,有效降低了 Nand Flash存儲晶片的壞塊對數據存儲的影響。

圖1為本實用新型的結構框圖；圖2為本實用新型的電原理圖；圖3為控制晶片FPGA內部結構框圖；圖4為上電壞塊自檢過程流程圖；圖5為數據存儲過程流程圖；圖6為數據讀取過程流程圖；圖7為數據擦除過程流程圖。
具體實施方式
以下結合附圖對本實用新型做進一步的詳細說明。附圖1是本實用新型的結構框圖，描述了各個部件之間的連接關係。本實用新型包括控制晶片(3)、互為冗餘存儲單元的Nand Flash存儲晶片(I)和Nand Flash存儲晶片
(2)。控制晶片(3)分別與Nand Flash存儲晶片(I)和Nand Flash存儲晶片(2)相連接，控制晶片(3)還與外部主處理器的Nand Flash接口相連接。附圖2是本實用新型的電原理圖。附圖2顯示了 Nand Flash存儲晶片、控制晶片和其它配置晶片。Nand Flash存儲晶片(I)採用的是三星公司的K9K8G08U0M (Ul), Nand Flash存儲晶片(2)同樣採用的是三星公司的K9K8G08U0M (U2)。控制晶片(3)採用的FPGA晶片是賽靈思公司的XC6SLX4TQG144 (U3)。[0045]控制晶片(3)的IO引腳5至12、10引腳17、10引腳21、10引腳22、10引腳23、10引腳24,10引腳26,10引腳27分別與Nand Flash存儲晶片(I)的引腳1/00至I/07,CLE,ALE、RE #、WE #、CE#、R/B#、WP #相連接，控制晶片(3)的 IO 引腳 78 至 85、IO 引腳 92、IO引腳93、IO引腳94、IO引腳95、IO引腳97、IO引腳98、IO引腳99分別與Nand Flash存儲晶片(2)的引腳1/00至1/07、CLE、ALE、RE #、WE #、CE#、R/B#、WP #相連接，控制晶片(3)的IO引腳114至121、IO引腳126、IO引腳127、IO引腳131、IO引腳132、IO引腳133、IO引腳134分別與外部主處理器的Nand Flash接口引腳1/00至1/07、CLE、ALE、RE#、WE #、CE#、R/B# 相連接。附圖3是控制晶片FPGA內部結構框圖。控制晶片(3)FPGA內部結構框圖包括外部主處理器Nand Flash接口控制子模塊、命令解碼及塊地址提取模塊、寫入Nand Flash子模塊、讀取Nand Flash子模塊、擦除NandFlash子模塊、存儲晶片選擇子模塊、上電壞塊自檢子模塊、壞塊信息列表、存儲晶片INandFlash接口控制子模塊、存儲晶片2Nand Flash接口控制子模塊和數字頻率管理器模塊。控制晶片(3)首先通過Nand Flash接口接收來自外部主處理器的指令,通過命令解碼選擇Nand Flash當前操作子模塊，通過塊地址提取並結合壞塊信息選擇當前操作存儲晶片，最後通過存儲晶片的Nand Flash接口控制子模塊對所選Nand Flash存儲晶片執行當前操作。附圖4是上電壞塊自檢過程流程圖。上電壞塊自檢過程包括以下步驟:SI Nand Flash 存儲晶片(I)和 Nand Flash 存儲晶片(2)均為 K9K8G08U0M，每片Nand Flash存儲晶片包含8192個存儲塊(Block)，分別編號O至8191 ;S2上電後控制晶片(3)同時對Nand Flash存儲晶片(I)及Nand Flash存儲晶片
(2)進行壞塊掃描，建立壞塊信息列表。Nand Flash存儲晶片的壞塊信息判斷方法是:判斷每一塊的第一頁的第2048位元組的數據是否為FFh，若非FFh則該塊為壞塊。壞塊信息是Nand Flash存儲晶片(I)壞塊信息與Nand Flash存儲晶片(2)壞塊信息邏輯相與的結果，若且唯若兩個存儲晶片的當前塊均為壞塊時才判定當前塊為壞塊。附圖5是數據存儲過程流程圖。數據存儲過程包括以下步驟:SI控制晶片(3)通過Nand Flash接口接收來自外部主處理器的數據存儲命令和數據；S2控制晶片(3)根據命令中的行地址提取當前操作存儲塊的塊地址編號m ；S3控制晶片(3)根據壞塊信息列表檢測Nand Flash存儲晶片(I)及Nand Flash存儲晶片(2)的第m個存儲塊是否為壞塊；當兩個存儲晶片的第m塊均為正常時，則同時將數據存儲至Nand Flash存儲晶片
(I)和Nand Flash存儲晶片(2);當Nand Flash存儲晶片(I)的第m塊為壞塊時，則僅將數據存儲至Nand Flash存儲晶片(2);當Nand Flash存儲晶片(2)的第m塊為壞塊時，則僅將數據存儲至Nand Flash存儲晶片(I);當Nand Flash存儲晶片(I)及Nand Flash存儲晶片(2)的第m塊均為壞塊時，則向外部主處理器返回寫入不成功應答。附圖6是數據讀取過程流程圖。數據讀取過程包括以下步驟:SI控制晶片(3)通過Nand Flash接口接收來自外部主處理器的數據讀取命令；[0061]S2控制晶片(3)根據命令中的行地址提取當前操作存儲塊的塊地址編號m ；S3控制晶片(3)根據壞塊信息列表檢測Nand Flash存儲晶片(I)及Nand Flash存儲晶片(2)的第m個存儲塊是否為壞塊，當Nand Flash存儲晶片(I)的第m塊為正常塊時，讀取Nand Flash存儲晶片(I)的數據返回至外部主處理器，否則，讀取Nand Flash存儲晶片(2)的數據，若兩個存儲晶片的第m塊均為壞塊時，則讀取頁寄存器默認值返回至外部主處理器；S4當讀取數據成功時，根據命令中行列地址判斷讀取的當前頁是否為第m塊的第I頁，若讀取的是第I頁則根據第2048位元組的數據是否為FFh更新第m塊的壞塊信息。附圖7為數據擦除過程流程圖。數據擦除過程包括以下步驟:SI控制晶片(3)通過Nand Flash接口接收來自外部主處理器的數據擦除命令；S2控制晶片(3)根據命令中的行地址提取當前操作存儲塊的塊地址編號m ；S3控制晶片(3)同時對Nand Flash存儲晶片(I)和Nand Flash存儲晶片(2)的第m塊執行擦除操作。
權利要求1.一種面向嵌入式系統的Nand Flash塊冗餘存儲控制電路,其特徵在於:包括NandFlash存儲晶片(I)、Nand Flash存儲晶片(2)和控制晶片(3) ;Nand Flash存儲晶片(I)與Nand Flash存儲晶片(2)採用相同的存儲晶片構成兩個互為冗餘的存儲單元；控制晶片(3)的IO引腳5至12、IO引腳17、IO引腳21、IO引腳22、IO引腳23、IO引腳24、IO引腳.26、IO 引腳 27 分別與 Nand Flash 存儲晶片(I)的引腳 1/00 至 1/07、CLE、ALE、RE #、WE#、CE#、R/B#、WP #相連接，控制晶片(3)的IO引腳78至85,10引腳92,10引腳93,10引腳94、IO引腳95、IO引腳97、IO引腳98、IO引腳99分別與Nand Flash存儲晶片(2)的引腳 1/00 至 I/07、CLE、ALE、RE #、WE #、CE#、R/B#、WP #相連接，控制晶片(3)的 IO 引腳.114 至 121、IO 引腳 126、IO 引腳 127、IO 引腳 131、IO 引腳 132、IO 引腳 133、IO 引腳 .134分別與外部主處理器的Nand Flash接口引腳1/00至1/07、CLE、ALE、RE #、WE #、CE#、R/B#相連接。
專利摘要本實用新型公開了一種面向嵌入式系統的NandFlash塊冗餘存儲控制電路，包括NandFlash存儲晶片(1)、NandFlash存儲晶片(2)和控制晶片(3)。本實用新型的優點是可直接與外部主處理器的NandFlash存儲器接口連接，外部主處理器的NandFlash接口驅動程序無需額外開銷即可實現嵌入式主處理器的數據冗餘存儲；採用兩個相同的存儲晶片構成互為冗餘的存儲單元實現硬體級冗餘存儲，有效降低了NandFlash存儲晶片的壞塊對數據存儲的影響。本實用新型可適用於對數據存儲可靠性要求較高的嵌入式系統主存儲器單元。
文檔編號G06F11/14GK203012703SQ20122071434
公開日2013年6月19日 申請日期2012年12月22日 優先權日2012年12月22日
發明者黃松張瓊, 張少鋒, 符才德, 黃松 申請人:中國船舶重工集團公司第七0九研究所