一種高壓驅動電路的隔離結構的製作方法

2023-10-19 23:48:07 3

一種高壓驅動電路的隔離結構的製作方法
【專利摘要】本發明公布了一種高壓驅動電路的隔離結構，包括：P形襯底，在P形襯底上設有第一P型埋層、第二P型間斷島狀埋層區、第三P型埋層、第一N型埋層、第二N型埋層，第二P型間斷島狀埋層區位於第一P型埋層及第一N型埋層之間，第三P型埋層位於第一N型埋層和第二N型埋層之間。本發明解決了RESURFLDMOS橫向PN結表面電場峰值過高的問題，提高了隔離結構的可靠性。
【專利說明】—種高壓驅動電路的隔離結構
【技術領域】
[0001]本發明涉及功率半導體集成電路領域，更準確的講，涉及一種高壓驅動電路的隔離結構。
【背景技術】
[0002]高壓驅動電路可用於各種領域，如電機驅動、螢光燈中的電子整流器以及電源管理等。高壓驅動電路中電平移位電路為整個電路的關鍵部分，組成電平移位電路的高壓絕緣柵場效應管LDMOS的電學性能以及高壓LDMOS間的電學耦合會影響移位電路的性能，高壓LDMOS源端和漏端的大電流和大電壓也會引起整個集成電路其他區域的寄生效應從而影響整個驅動電路的電學性能，所以電平移位電路中高壓LDMOS的電學性能以及高壓LDMOS的隔離無疑是高壓驅動電路性能及工藝研究的重要內容，高壓驅動電路中隔離結構的設計一直是高壓驅動電路設計的關鍵，然而隔離結構設計工藝上面臨著耐壓及洩露電流兩大難點。高壓驅動電路是將新型高壓功率器件、高低壓邏輯控制電路以及保護電路集成在單一矽片上的電路，由於其系統上的優勢:高可靠性和穩定性以及低功耗、體積、重量和成本，高壓驅動電路對實現家用電器、汽車電子等裝置的小型化、智能化和節能化有著重要的意義。高壓驅動電路又可分為高側電路、低側電路以及高低結終端區，為防止高壓電路對其周圍電路的影響，高壓功率器件和高壓電路間的交叉影響以及器件之間的相互串擾，高壓驅動電路的隔離工藝是高壓驅動電路正常、有效工作的基礎，也是形成高低壓兼容工藝平臺的關鍵組成部分。
[0003]傳統隔離結構中的高壓LDMOS中，如圖5所示，源區和襯底區所在的P型阱區和高壓N型阱區組成了 RESURF系統中的橫向PN結，由於此PN結周圍沒有其他導電層影響，只能相互耗盡，加之此PN結的表面處結構曲率較大，因此此PN結表面峰值電場很高，若在有外界導電離子進入情況的影響下，擊穿容易發生在此，從而在長時間的使用中容易帶來可靠性問題。

【發明內容】

[0004]本發明目的在於提供一種用於高壓驅動電路中的隔離結構，解決了 RESURF LDMOS橫向PN結表面電場峰值過高的問題，提高了隔離結構的可靠性。
[0005]本發明為實現上述目的，採用如下技術方案:
一種高壓驅動電路的隔離結構，包括P型襯底，在P型襯底中設有第一 P型埋層、第二P型間斷島狀埋層區、第三P型埋層、第一 N型埋層、第二 N型埋層，且第二 P型間斷島狀埋層區位於第一 P型埋層及第一 N型埋層之間，第三P型埋層位於第一 N型埋層和第二 N型埋層之間。在P型襯底的表面設有第一 P型阱區，第一 P型阱區下方與第一 P型埋層相連。在P型襯底的表面設有第一 N型阱區，第一 N型阱區與第一 P型阱區相連，且位於第二 P型間斷島狀埋層區的上方。在P型襯底的表面還設有第二 N型阱區，第二 N型阱區與第一 N型阱區相連，且位於第一 N型埋層的上方。在P型襯底的表面還設有第二 P型阱區和第三N型阱區，第二 P型阱區位於第三P型埋層的上方，第三N型阱區位於第二 N型埋層的上方。在第二 N型阱區與第二 P型阱區之間設有第四N型阱區，在第三N型阱區與第二 P型阱區之間設有第五N型阱區。在第一P型阱區中設有P型接觸區和N型接觸區。在第二N型阱區中設有N型接觸區。在第三N型阱區中設有P型接觸區和N型接觸區。在P型接觸區和N型接觸區上設有金屬，並且通過金屬與N型接觸區相連。
[0006]第一 P型埋層、第二 P型間斷島狀埋層區和第三P型埋層的濃度可以相同，也可以不同。
[0007]第二 P型間斷島狀埋層區由若干個P型小埋層結構構成，小埋層結構的個數大於等於1，小埋層結構的尺寸可以變化，它們之間的間距也可以變化。
[0008]優選的:所述第二 P型間斷島狀埋層區(4)由若干個P型小埋層的寬度相同，間距漸變增大並可調。
[0009]第二 P型間斷島狀埋層區可以與第一 P型埋層相連，也可以分開。
[0010]第一 N型埋層和第二 N型埋層的濃度可以相同，也可以不同。
[0011]第一 N型阱區、第五N型阱區和第四N型阱區的濃度可以相同，也可以不同。
[0012]第二 N型阱區和第三N型阱區的濃度可以相同，也可以不同。
[0013]第一 N型阱區、第五N型阱區和第四N型阱區的濃度小於等於第二 N型阱區和第三N型阱區的濃度。
[0014]用於高壓驅動電路的隔離結構與現有工藝相兼容，且與現有其他隔離技術相比，本發明具有如下優點:
本發明在源區和襯底區所在的P型阱區下方加入P型埋層，並在高壓N型阱區下方加入一系列島狀P型埋層，且此系列島狀P型埋層的寬度相同，間距漸變增大並可調。P型阱區下方引入的P型埋層輔助P型阱區與高壓N型阱區耗盡，使電場線分散從而降低表面峰值電場；而一系列島狀P型埋層可以使P型阱區下方引入的P型埋層和高壓N型阱區的組成的體內PN結產生的峰值電場值降低並向漏區移動，從而表面電場也隨之降低，如圖6所示。解決了 RESURF LDMOS橫向PN結表面電場峰值過高的問題，提高了隔離結構的可靠性。
【專利附圖】

【附圖說明】
[0015]圖1為本發明中的包含高壓LDMOS的高壓驅動電路隔離結構剖面結構示意圖。
[0016]圖2為本發明中的包含一個高壓LDMOS的高壓驅動電路隔離結構平面圖。
[0017]圖3為本發明中的包含兩個高壓LDMOS的高壓驅動電路隔離結構平面圖。
[0018]圖4為本發明中的包含多個高壓LDMOS的高壓驅動電路隔離結構平面圖。
[0019]圖5為傳統高壓驅動電路隔離結構剖面結構示意圖。
[0020]圖6為本發明的高壓驅動電路隔離結構中LDMOS表面電場和傳統高壓驅動電路隔離結構中LDMOS表面電場對比示意圖；
圖中Proposed Structure為本發明結構，Traditional Structure為傳統結構，Electric Filed 為電場。
【具體實施方式】
[0021]如圖1所示一種高壓驅動電路的隔離結構，包括P型襯底1，在P型襯底I中設有第一 P型埋層3、第二 P型間斷島狀埋層區4、第三P型埋層5、第一 N型埋層6、第二 N型埋層7，且第二 P型間斷島狀埋層區4位於第一 P型埋層及第一 N型埋層6之間，第三P型埋層5位於第一 N型埋層6和第二 N型埋層7之間。在P型襯底I的表面設有第一 P型阱區9，第一 P型阱區9下方與第一 P型埋層3相連。在P型襯底I的表面設有第一 N型阱區8，第一 N型阱區8與第一 P型阱區9相連，且位於第二 P型間斷島狀埋層區4的上方。在P型襯底I的表面還設有第二 N型阱區10，第二 N型阱區10與第一 N型阱區8相連，且位於第一 N型埋層6的上方。在P型襯底I的表面還設有第二 P型阱區12和第三N型阱區13，第二 P型阱區12位於第三P型埋層5的上方，第三N型阱區13位於第二 N型埋層7的上方。在第二 N型阱區10與第二 P型阱區12之間設有第四N型阱區14，在第三N型阱區13與第二 P型阱區12之間設有第五N型阱區11。在第一 P型阱區9中設有P型接觸區15和N型接觸區16。在第二 N型阱區10中設有N型接觸區17。在第三N型阱區13中設有P型接觸區18和N型接觸區19。在P型接觸區18和N型接觸區19上設有金屬20，並且通過金屬20與N型接觸區17相連。
[0022]第一 P型埋層3、第二 P型間斷島狀埋層區4和第三P型埋層5的濃度可以相同，也可以不同。
[0023]第二 P型間斷島狀埋層區4由若干個P型小埋層結構構成，小埋層結構的個數大於等於1，小埋層結構的尺寸可以變化，它們之間的間距也可以變化。
[0024]第二 P型間斷島狀埋層區4可以與第一 P型埋層3相連，也可以分開。
[0025]第一 N型埋層6和第二 N型埋層7的濃度可以相同，也可以不同。
[0026]第一 N型阱區8、第五N型阱區11和第四N型阱區14的濃度可以相同，也可以不同。
[0027]第二 N型阱區10和第三N型阱區13的濃度可以相同，也可以不同；
第一 N型阱區8、第五N型阱區11和第四N型阱區14的濃度小於等於第二 N型阱區10和第三N型阱區13的濃度。
[0028]所述高壓驅動電路的隔離結構典型製備方法如下:
第一步:P型矽襯底準備；生長氧化層、澱積氮化矽、光刻、離子注入N型雜質，生成第一N型埋層和第二 N型埋層；去掉氮化矽，光刻、離子注入P型雜質生成第一 P型埋層、第二 P型間斷島狀埋層區和第三P型埋層；然後生長P型外延層。
[0029]第二步:P型離子注入及退火形成第一 P型阱區和第二 P型阱區；接著離子注入N型雜質，形成第一 N型阱區、第二 N型阱區、第三N型阱區、第四N型阱區及第五N型阱區；接著生長場氧化層、柵氧化層。緊接著澱積多晶矽及刻蝕多晶矽；
第三步:光刻、離子注入N型雜質生成N型接觸區；光刻、離子注入P型雜質生成P型接觸區；接著澱積介質隔離氧化層，接觸孔刻蝕，澱積金屬及刻蝕金屬，如果是多層金屬工藝，則進行多次金屬澱積、刻蝕工藝等，最後進行介質鈍化處理。
[0030]圖2所示的是集成了一個LDMOS結構的隔離結構。圖3所示的是集成了兩個LDMOS結構的隔離結構，在兩個LDMOS結構之間為用於耐壓的高低壓結終端結構，且兩個LDMOS共用P型襯底。圖4所示的是集成了多個LDMOS結構的隔離結構，在多個LDMOS結構之間均為用於耐壓的高低壓結終端結構，且多個LDMOS共用P型襯底。
【權利要求】
1.一種高壓驅動電路的隔離結構，其特徵在於:包括P型襯底(1)，在P型襯底(I)中依次設有第一 P型埋層(3)、第二 P型間斷島狀埋層區(4)、第一 N型埋層(6)、第三P型埋層(5)、第二 N型埋層(7); 在P型襯底(I)的表面依次相鄰連接設有第一 P型阱區(9)、第一 N型阱區(8)、第二 N型阱區(10)、第四N型阱區(14)、第二 P型阱區(12)、第五N型阱區(11)和第三N型阱區(13)； 第一 P型阱區(9)下方與第一 P型埋層(3)相連；第一 N型阱區(8)位於第二 P型間斷島狀埋層區(4)的上方；第二 N型阱區(10)位於第一 N型埋層(6)的上方，並與其相連；第二 P型阱區(12)位於第三P型埋層(5)的上方，並與其相連；第三N型阱區(13)位於第二N型埋層(7)的上方，並與其相連； 在第一 P型阱區(9)中設有P型接觸區(15)和N型接觸區(16);在第二 N型阱區(10)中設有N型接觸區(17);在第三N型阱區(13)中設有P型接觸區(18)和N型接觸區(19);在P型接觸區(18)和N型接觸區(19)上設有金屬(20)，並且通過金屬(20)與N型接觸區(17)相連。
2.根據權利要求1所述的高壓驅動電路的隔離結構，其特徵在於:所述第二P型間斷島狀埋層區(4)與第一 P型埋層(3)相連或分開。
3.根據權利要求1或2所述的高壓驅動電路的隔離結構，其特徵在於:所述第二P型間斷島狀埋層區(4)由若干個P型小埋層結構構成，小埋層結構的個數大於等於1，小埋層結構的尺寸和相互間距相同或不同。
4.根據權利要求3所述的高壓驅動電路的隔離結構，其特徵在於:所述第二P型間斷島狀埋層區(4)由若干個P型小埋層的寬度相同，間距漸變增大並可調。
5.根據權利要求1或2所述的高壓驅動電路的隔離結構，其特徵在於:第一P型埋層(3)、第二 P型間斷島狀埋層區(4)和第三P型埋層(5)的濃度相同或不同； 第一 N型埋層(6)和第二 N型埋層(7)的濃度相同或不同； 第一 N型阱區(8)、第五N型阱區(11)和第四N型阱區(14)的濃度相同或不同； 第二 N型阱區(10)和第三N型阱區(13)的濃度相同或不同。
6.根據權利要求5所述的高壓驅動電路的隔離結構，其特徵在於:第一N型阱區(8)、第五N型阱區(11)和第四N型阱區(14)的濃度小於等於第二 N型阱區(10)和第三N型阱區(13)的濃度。
【文檔編號】H01L29/06GK103745988SQ201410005662
【公開日】2014年4月23日 申請日期:2014年1月7日 優先權日:2014年1月7日
【發明者】易揚波, 李海松, 陶平, 陳健, 張立新, 吳虹, 王欽 申請人:無錫芯朋微電子股份有限公司