封裝半導體產品及其製造方法

2023-09-22 03:26:25 1

專利名稱：封裝半導體產品及其製造方法
技術領域：
本發明涉及一種封裝半導體產品，包括第一半導體器件和封裝結構，所述封裝結 構具有保護外殼(protective envelop)以及第一和第二外部電極，所述第一半導體器件具 有第一襯底並且配置有第一鈍化層和第一電子結構，其中將所述第一襯底嵌入到保護外殼 中，並且所述第一襯底具有面對所述保護外殼的第一開口的第一主表面，所述第一電子結 構沿第一主表面與所述第一襯底集成並且具有第一和第二接觸區域，其中所述第一鈍化層 實質上覆蓋所述第一主表面和第一電子結構，並且不覆蓋(leave free)所述第一和第二接 觸區域，其中所述第一外部電極與第一接觸區域電連接，優選地直接接觸所述第一接觸區 域，並且所述第二外部電極與所述第二接觸區域電連接。通過嵌入到保護外殼中，所述第一 襯底由保護外殼部分地封裝起來。本發明也涉及一種包括根據本發明的封裝半導體產品的電子產品。本發明還涉及一種製造封裝半導體產品的方法，所述封裝半導體產品包括第一半 導體器件和封裝結構，所述封裝結構具有保護外殼以及第一和第二外部電極，所述第一半 導體器件包括具有第一主表面的第一襯底，所述方法包括以下步驟a)將第一電子結構沿 第一主表面與所述第一襯底集成，所述第一電子結構具有用於電接觸所述第一電子結構的 第一和第二接觸區域；b)向第一襯底提供第一鈍化層，所述第一鈍化層實質上覆蓋所述第 一主表面和第一電子結構，並且不覆蓋所述第一和第二接觸區域；c)將所述第一半導體器 件放置到載體上。
背景技術：
配置有一個或多個集成無源功能的半導體器件已經穩定地增加了它們的集成度 水平。結果，這些器件變得具有商業競爭力，並且提供差異化的優勢在提供這些電子部件 的特徵參數的較寬範圍值的同時，允許不同電子部件的定製集成。然而，半導體器件配置有 諸如矽之類的半導體襯底，其不是優選的電隔離器。集成電路中的鈍化層通常目的在於防止集成電路外部的侵蝕和電學幹擾。另外， 鈍化層通常是足夠厚的氮化矽緻密演變層，所述鈍化層除了在除了鍵合焊盤的位置之外的 整個集成電路上延伸。集成電路的側表面通常受到保護外殼的保護，所述保護外殼也包封 了從鍵合焊盤延伸到封裝襯底的嵌入式引線鍵合焊盤。在所謂的晶片級封裝中，甚至會完 全省略這種保護外殼。然而，半導體器件的微型化以及諸如當前和未來超薄行動電話之類的消費產品的 空間限制要求新的封裝概念。這種概念之一是只是作為在印刷電路板中嵌入的無源離散器 件將集成電路(即晶片)設置在印刷電路板中。另一種概念是產生散開的晶片級封裝。這 種類型的封裝將允許所述封裝具有稍微大於晶片的表面積，以提供用於所有端子的足夠空 間，同時不需要分離的封裝載體-分離的封裝載體將使得球柵陣列相對昂貴。與傳統封裝 的不同之處在於接觸電極可以在所述晶片的側表面上側向地延伸，所述側表面具體是由芯 片和保護外殼之間的界面組成。所述側表面的具體形式將使用U型接觸，所述U型接觸典型地應用於離散的無源部件，也簡稱為SMD。具有U型接觸的封裝半導體器件尤其具有以下 優勢它們可以與SMD相應地進行裝配，並且在板裝配期間不需要區分器件的底側和頂側。 因此，利用有限個數的接觸電極將特別小的晶片轉換到SMD型封裝中正是所需的。在導致本發明的研究過程中，已經發現散開的封裝半導體器件產生比配置有更傳 統的封裝的半導體器件對於產生電短路具有更小的抵抗力。具體地，在諸如ESD-事件中可 能發生的高電壓脈衝的情況下，發現這種阻抗不足以短路。

發明內容
因此，本發明的目的是提供一種具有改進的抗電學短路抵抗力的封裝半導體產品。因此，本發明提出了一種封裝半導體產品，其中保護外殼在第一鈍化層和第一外 部電極之間朝著第一接觸區域延伸。因此換句話說，所述保護外殼不只存在於晶片側面附 近，而且存在於所述鈍化層的頂部上(當所述晶片利用鈍化層定位於其頂部一側上時)但 是在第一外部電極的下面。這樣，可以減小所述第一鈍化層發展出一個或多個裂縫的可能 性，例如在所述第一鈍化層的邊界附近。發現這些裂縫是所述減小的抵抗力的原因，因為它 們允許從外部電極到半導體襯底中的直接路徑。發現對於裂縫的特定位置是在界面處，並 且進一步地在鈍化層和半導體襯底之間。這種裂縫也可以在施加保護外殼之前存在。例 如，它們可以是來自於用於將第一半導體器件從半導體晶片上分離的鋸切工藝。在存在後 一種裂縫的情況下，可以通過保護外殼的存在妨礙這些裂縫的進一步延伸或者開口。此外， 尤其是當電學隔離時，所述保護外殼有助於防止外部電極與所述第一半導體器件的第一襯 底不希望的直接電接觸。例如，這種不希望的直接接觸可能是由在封裝半導體產品的使用 期間流到裂縫中的外部電極材料引起的，但是也可以是在當製造封裝半導體產品時應用外 部電極期間發生。結果，減小了第一外部電極和第一襯底之間不希望的短路的風險。在所 述第一鈍化層和第一外部電極之間朝著第一接觸區域延伸的所述保護外殼改善了封裝半 導體產品的可靠性，特別是對於要求高電流通過第一外部電極和/或要在第一外部電極和 第一襯底之間要求較高電壓的應用，例如靜電放電(ESD)包括。保護外殼一方面有效地形 成了第一和第二外部電極之間的附加電隔離障礙，另一方面有效地形成了不傾向於與第一 和第二外部電極直接電接觸的第一襯底的區域，但是也可以改善電磁幹擾(EMI)濾波器的 質量。這裡的一個重要方面是所述保護外殼優選地包括具有比半導體襯底和鈍化層更高彈 性的材料。於是，行為與鈍化層不同的附加障礙導致了改進的性能。更具體地，所述保護外殼具有背對鈍化層並且被第一外部電極至少部分覆蓋的表 面。這種表面終止於所述鈍化層上。優選地，這種表面與鈍化層(頂部一側)的接觸角小 於90°，並且優選地小於45°。如果在施加保護外殼時發生所述鈍化層的(部分)潤溼， 將實現這種小的接觸角。如在物理化學領域已知的，潤溼行為依賴於溶劑以及外殼與鈍化 層的分子反應。合適的選擇和表面處理可以支持所需效果。具體地，所述接觸區域，並且合 適地包圍所述接觸區域的一部分鈍化層配置有表面結構或者表面處理或者臨時覆蓋物，使 得保護外殼不會在所述接觸區域上延伸。在實施例中，所述外部電極是U形形狀的。更具體的來說，第一襯底還具有與所 述第一主表面相反的第二主表面以及從所述第一主表面向所述第二主表面延伸的第一側表面，其中所述保護外殼沿所述第二主表面和/或所述第一側表面延伸，其中所述第一外 部電極覆蓋與所述第一主表面、所述第二主表面和/或所述第一側表面的至少之一相鄰的 那部分保護外殼。這樣，例如在所述第一和第二外部電極覆蓋與第一主表面和第二主表面 都相鄰的那部分保護外殼的情況下，可以將封裝的半導體產安裝到表面，例如印刷電路板 表面，而不考慮所述電子結構是面朝所述印刷電路板的表面還是背對所述印刷電路板的表 面。此外，這種封裝半導體產品可以具有沿與第一和第二主表面橫切的方向測量的厚度，至 多150微米，或者甚至至多100微米。封裝半導體產品的這種較小小厚度可以有利地減小 包括所述封裝半導體產品的電子產品的重量和尺寸。在實施例中，在與第一側表面和第一主表面的邊緣相鄰的半導體襯底中存在凹 部。合適地，這種凹部存在於與另外的第二側表面的邊緣，即在封裝器件的角落。然而，並 沒有排除這種凹部在更大的部分上延伸，直到沿整個第一側表面構成凹槽。在該實施例中， 減小了諸如所述保護外殼從所述第一襯底分層之類的損壞的可能性。通過填充所述凹部， 所述保護外殼可以與所述凹部結合。實際上，在第一半導體器件的生產工藝期間可能發生 分層，但是在使用第一半導體器件期間也可能發生分層，具體地在苛刻的環境中使用，例如 較大的溫度波動導致熱機械應力和/或諸如機械振動之類的較高機械負載。這種分層可能 導致第一和/或第二外部電極與第一襯底之間的直接電接觸。通過根據本發明在製造期間 防止分層，可以提高製造產量。更具體地，所述凹部配置有凹部表面，所述凹部表面與所述第一側表面和所述第 一主表面都圍成範圍在45°至135°之間的角度，更優選地範圍在60°和120°之間，甚至 更優選地範圍在75°至105°之間。按照這種方式，使能能夠實現保護外殼和第一襯底之 間合適的結合。優選地，所述凹部表面是圓形的。所述角度和表面形狀都允許通過打孔、激 光作用和/或刻蝕產生所述凹部。沿所述鈍化層延伸和/或在所述凹部上結合的保護外殼提供這樣的優勢增加了 封裝半導體產品抵抗機械振動以及抵抗封裝半導體產品的(可能重複地)溫度變化引起的 熱機械應力破壞的魯棒性。這是通過保護外殼結合(例如緊握)在所述凹部上和/或結合 在第一主表面上來實現的。在實施例中，第一鈍化層的邊界實質上一直延伸到所述第一主表面的邊界。這具 有以下優勢可以在一個批次的沉積步驟中向半導體晶片所包括的多個第一半導體器件配 置第一鈍化層。在可選的實施例中，所述第一鈍化層的邊界不會完全延伸到所述第一主表 面的邊界。在這種情況下，減小了作為第一半導體器件從半導體晶片分離工藝(例如鋸切) 的結果、在所述第一主表面的邊界附近的第一鈍化層中發展裂縫的可能性。在實施例中，所述第一襯底具有從所述第一主表面延伸到所述第二主表面的第一 附加側表面，並且所述保護外殼沿所述第二主表面、所述第一側表面和所述第一附加側表 面延伸，其中所述第一外部電極覆蓋與所述第一主表面、所述第二主表面和所述第一附加 側表面相鄰的那部分保護外殼。具體地，所述第二外部電極覆蓋與所述第一主表面、所述第 二主表面和所述第一附加側表面之一相鄰的那部分保護外殼。這提供了根據本發明的實際 封裝半導體產品。在實施例中，所述封裝半導體產品包括第二半導體器件，所述第二半導體器件具 有第二襯底並且配置有第二鈍化層和第二電子結構，其中所述第二襯底嵌入到所述保護外殼中並且包括面對所述保護外殼的第二開口的第三主表面，所述第二電子結構沿所述第三 主表面與所述第二襯底集成並且具有第三和第四接觸區域，其中所述第二鈍化層實質上覆 蓋了所述第三主表面和所述第二電子結構，並且不覆蓋所述第三和第四接觸區域，其中所 述第二外部電極與所述第四接觸區域電連接並且經由所述第四接觸區域、所述第二電子結 構、所述第三接觸區域和從所述第三接觸區域到所述第二接觸區域的導電結構與所述第二 接觸區域電連接，其中所述保護外殼形成了所述第一襯底和所述第二襯底之間的電隔離結 構。這樣，可以在導電結構外部實現第一和第二襯底之間的良好電隔離。例如，當所述第一 和第二半導體器件形成電級聯二極體對並且這些二極體對需要在所述導電結構外部彼此 電隔離時是非常重要的，例如在高電壓觸發的ESD保護中要求這樣的條件。在實施例中，電隔離層部分在所述導電結構和所述第一和/或第二鈍化層之間延 伸。這樣，進一步減小了導電結構分別通過所述第一和/或第二襯底電短路的可能性。這 種隔離層部分可以改進所述導電結構的電隔離。在實施例中，所述隔離層部分配置用於在實質上所有的導電結構和所述第一襯底 之間和/或實質上所有的導電結構和所述第二襯底之間延伸。這樣，實質上防止了所述導 電結構與所述第一和第二鈍化層之間的直接接觸。具體地，這提供了連接所述第一和第二 半導體器件的一種方式。按照類似的方式，第三半導體器件可以與所述第二半導體器件相 連，第四半導體器件可以與所述第三半導體器件相連，如此類推。在每一個半導體器件都包 括二極體的情況下，這種半導體器件的級聯例如可以增加半導體器件的ESD保護的觸發電 壓。在實施例中，通過所述保護外殼的延伸部形成至少一部分所述隔離層，所述保護 外殼的延伸部在所述第一鈍化層和所述導電結構之間朝著所述第二接觸區域延伸，並且可 能在所述第二鈍化層和所述導電結構之間朝著所述第三接觸區域延伸。這增加了所述封裝 半導體產品的對稱性，並且進而推動了封裝半導體產品的生產工藝。在實施例中，所述封裝半導體產品包括無源部件、用於組合無源功能的結構、以及 集成電路結構的至少一個。具體地，所述半導體產品只包括一個無源部件，例如電阻器、電 感器、電容器或二極體。在實施例中，所述封裝半導體產品包括背靠背的齊納二極體對以及背靠背的雪崩 二極體對的至少一個。在實施例中，在第一生產環境中製造所述封裝半導體產品，所述第一生產環境例 如是集成電路工廠環境或者晶片加工廠，並且所述保護外殼、可選的導電結構和/或隔離 層部分在與第一生產環境相關的第二生產環境中應用，所述第二生產環境例如是晶片加工 廠中的後處理區。該實施例具有以下優勢很好地與封裝技術結合，例如再分布式晶片封裝 或者嵌入式晶片級封裝。這種工藝流程與傳統工藝流程不同，其中在所述第一生產環境外 部執行封裝，例如在與所述第一和第二生產環境相比條件不太潔淨的晶片裝配環境。本發明也提出了一種電子產品，所述電子產品包括根據本發明的封裝半導體產 品。例如，這種產品可以是行動電話、諸如膝上型計算機之類的計算機、MP3播放器或者電 視或監視器，例如配備有液晶顯示器或陰極射線管的電視或監視器。具體地，所述封裝半導 體產品的尺寸對於根據本發明的電子產品而言是重要的，例如對於用於醫學用途的電子產 品、無線電產品和可攜式電子產品中的情況。
本發明的另一個目的是提供一種具有改進的抵抗塗覆故障的保護能力的封裝半 導體產品的製造方法。因此，本發明的提出了一種方法，所述方法包括以下步驟d)在第一半導體器件 周圍模製所述保護外殼，使得將所述第一襯底嵌入到所述保護外殼中，所述第一主表面面 對所述保護外殼的第一開口，以及沿所述第一鈍化層的一部分進一步模製所述保護外殼；
e)應用第一和第二外部電極，所述第一外部電極與所述第一接觸區域相連，優選地所述第 一外部電極與所述第一接觸區域直接電接觸，所述第二外部電極與所述第二接觸區域電連 接。在實施例中，步驟d)包括固化所述保護外殼。固化可以包括加熱所述保護外殼。在實施例中，步驟C)包括將所述第一半導體器件放置到載體上，所述載體具有面 對所述載體的第一鈍化層；以及步驟d)包括通過部分地填充所述第一鈍化層和所述載體 之間的空隙，沿所述部分的第一鈍化層在所述第一半導體器件周圍模製保護外殼。這是獲 得在所述第一鈍化層和第一外部電極之間延伸的保護外殼的延伸部的有效和良好受控的 方式。可以在壓縮情況下並且通過使用柔性載體來執行部分地填充所述空間，使得通過未 填滿所述第一半導體器件填滿所述空間。在實施例中，所述方法包括對於多個第一半導體器件執行步驟a)_e)，其中所述載 體對於所述多個第一半導體器件是公共的，並且通過公共模製結構形成所述多個第一半導 體器件的保護外殼，其中在步驟a)-d)之後獲得模製的晶片，並且可能在步驟e)之後獲得 包括所述多個第一半導體器件和所述公共模製結構的模製晶片，所述方法包括以下步驟
f)將所述模製晶片劃分為分離的封裝半導體產品，每一個封裝半導體產品包括所述多個第 一半導體器件的一個或多個半導體器件。這種方法提供了製造所述多個封裝半導體產品的 有效方式，其中例如涉及處理、沉積或者構圖的工藝步驟可以同時針對所述多個半導體器 件來執行。例如在所述第一和第二外部電極是再分布層的一部分的情況下，在步驟e)之後 可以獲得模製的晶片，在執行步驟f)之前沉積所述再分布層。例如在沿所述第一側表面在 所述保護外殼上沉積第一電極的情況下，可以在步驟e)之前獲得模製的晶片。在實施例中，所述方法包括通過使用具有第一厚度的鋸來鋸切在所述半導體晶片 中產生槽口以及使用具有小於所述第一厚度的第二厚度的鋸沿所述槽口鋸切，將所述第一 半導體器件從半導體晶片分離，從而獲得了從所述第一主表面延伸的第一襯底的第二側表 面，所述第一側表面配置有與所述第二側表面和所述第一主表面的邊緣相鄰的凹部。優選 地，所述凹部在所述第二側表面和所述第一主表面的邊緣處延伸。優選地，所述凹部在所述 第二側表面和所述第一主表面的邊緣處延伸。因為用於鋸切晶片的鋸切設備通常是易於使 用的，這是一種獲得凹部的有效方式。通過填充所述凹部，所述保護外殼結合在所述凹部 上，阻礙了在保護外殼和第一襯底之間分層的發生，並且減小了從第一外部電極到第一襯 底以及從第一襯底到第一外部電極發生短路的可能性。


現在將參考附圖按照非限制方式描述本發明，其中圖IA示出了根據本發明第一實施例中的封裝半導體產品的透明頂視圖；圖IB示出了沿圖IA的A-A』線得到的截面圖2示出了在根據本發明第二實施例的封裝半導體產品的截面圖；圖3示出了不是根據本發明的封裝半導體產品的可能故障模式的截面圖；圖4A示出了根據本發明第三實施例中的封裝半導體產品的截面圖；圖4B示出了圖4A的細節的放大視圖；圖4C示出了背靠背齊納二極體對或者背靠背雪崩二極體對的電學方案；圖5A示出了根據第一方法將多個第一半導體器件放置到載體上之後所述多個第 一半導體器件的頂視圖；圖5B示出了沿圖5A的B-B』線的載體截面圖，在所述載體上已經根據第一方法放 置了多個第一半導體器件；圖5C示出了半導體器件和共同模製結構；圖5D示出了模製晶片細節的放大視圖；以及圖6示出了在第一實施例中的封裝半導體產品中如圖IB所示細節的放大視圖的 截面圖。
具體實施例方式除非另有聲明，貫穿全圖相同的參考數字將表示相似的部件。圖IA示出了根據本發明第一實施例中的封裝半導體產品2的透明頂視圖，以及圖 IB示出了沿圖IA的A-A』線得到的截面圖。封裝半導體產品2包括第一半導體器件4A、保 護外殼6、第一外部電極8和第二外部電極10。封裝半導體產品2的封裝結構包含保護外 殼6、第一外部電極8和第二外部電極10。第一半導體器件4A具有第一襯底11A，並且配置 有第一鈍化層12A和第一電子結構，在該示例中第一電子結構是第一無源部件(在圖IA中 未示出，儘管在圖4A中用參考數字38A示出了第一無源部件的示例)。第一電子結構沿第 一主表面與第一襯底集成，並且具有第一和第二接觸區域20、22。這種集成通常包括第一襯 底的材料可以是第一電子結構的一部分。第一襯底IlA具有第一主表面14，並且可以具有 與第一主表面14相反的第二主表面16。第一襯底IlA還可以具有從第一主表面14延伸到 第二主表面16的第一側表面18和第一附加側表面19。第一襯底IlA可以具有實質上矩形 盒子的形狀。通常，第一電子結構可以包括諸如電容器、電感器和/或電阻器之類的無源部件， 第一電子結構可以包括用於組合無源功能的結構，例如電磁幹擾(EMI)濾波器、變壓器和 靜電放電(ESD)保護雪崩和齊納二極體，和/或第一電子結構可以包括集成電路結構。第一無源部件可以沿第一主表面14定位，並且具有用於電接觸第一無源部件的 第一接觸區域20和第二接觸區域22。第一鈍化層12A實質上覆蓋了第一主表面14和第一 無源部件，並且不覆蓋了第一和第二接觸區域，使得可以接觸所述第一和第二接觸區域。保護外殼6可以沿第一襯底IlA的第二主表面16、第一側表面18和第一附加側表 面19延伸，並且可以與這些表面緊密地機械連接。因此，將第一襯底IlA嵌入到保護外殼 6中。第一主表面14面對保護外殼6的第一開口 23。第一外部電極8直接接觸第一接觸區域20。第二外部電極10例如經由第一無源 部件外部的第一導電路徑與第二接觸區域22電連接。在第一實施例中，通過第二外部電極 10與第二接觸區域22的直接接觸建立了這種連接。
在第一實施例中，第一和第二外部電極8、10覆蓋了與第一主表面14、第二主表面 16和/或第一側表面18的至少一個相鄰的那部分保護外殼。例如，當保護外殼6設置在第 二主表面16和第一外部電極8之間時，第一外部電極8與第二主表面16相鄰地延伸。如 果第一外部電極8也與第一主表面14相鄰地延伸，並且如果第二外部電極10也與第一主 表面14和第二主表面16相鄰地延伸，這將具有這樣的優勢，可以按照兩種不同朝向的任一 種將封裝半導體產品2安裝到印刷電路板上一種朝向是第一鈍化層12A面對印刷電路板; 一種朝向是第一鈍化層12A背對印刷電路板。在第一和第二外部電極8、10與第一側表面 18相鄰地延伸的情況下，通過在第一和第二外部電極8、10和第一襯底1IA之間的保護外殼 6仍然維持了良好的電隔離。通常，第一和/或第二外部電極8、10可以與第一襯底IlA的第一主表面14、第二 主表面16和/或第一側表面18相鄰地延伸。在第一實施例中，保護外殼6在第一鈍化層12A和第一外部電極8之間朝著第一 接觸區域20延伸。按照這種方式，形成了在第一鈍化層12A和第一外部電極8之間朝著第 一接觸區域22延伸的保護外殼6的第一延伸部沈。通常，保護外殼6—方面可以形成第一 外部電極8之間的電隔離障礙，另一方面可以形成第一襯底IlA的第一鈍化層12A和第一 主表面14之間的電隔離障礙。在第一實施例中，保護外殼6—方面形成了第一外部電極8 之間的電隔離障礙，另一方面形成了第一襯底IlA的第二主表面、第一側表面18和第一附 加側表面19之間的電隔離障礙。此外，第一實施例中的保護外殼6在第一鈍化層12A和第二外部電極10之間朝著 第二接觸區域22進一步延伸。按照這種方式，保護外殼6的第二延伸部27可以在第一鈍 化層12A和第二外部電極10之間朝著第二接觸區域22形成。保護外殼6的第一延伸部沈 減小了第一鈍化層發展一個或多個裂縫觀的可能性。此外，在存在這種裂縫的情況下，保 護外殼6的第一延伸部沈和第二延伸部27實質上防止了第一外部電極8和第二外部電極 10分別與半導體器件4A的第一襯底IlA的直接電接觸。這向保護外殼6給出了與保護外 殼的傳統功能相比的附加功能，例如保護第一半導體器件4A抵抗封裝半導體產品2免受環 境溼氣的影響。保護外殼6的第一和第二延伸部沈、27可以限定第一開口觀的尺寸。因此，應該理解的是通常保護外殼6可以在第一主表面14與第一側邊面18的第 一邊緣四周圍摺疊到第一鈍化層12A上。通常，保護外殼6可以在第一外部電極8和第一 鈍化層12A之間沿著第一鈍化層12A的面對第一外部電極8、並且與第一主表面14和第一 側表面18的第一邊緣四相鄰的表面延伸。在第一實施例中的封裝半導體產品2中，第一鈍化層12A的邊界30可以實質上一 直延伸到第一主表面14的邊界32。第一主表面的邊界32可以包括第一主表面14和第一 側表面18的第一邊緣四。圖2示出了在根據本發明第二實施例的封裝半導體產品2的截面圖。在第二實施 例中，將凹部32設置在與第一側表面18相鄰的半導體襯底IlA的第一主表面14中。凹部 32具有在與第一主表面14的第一邊緣四和與第一側表面18的第二邊緣34之間延伸的表 面。在該實施例中，第一和第二邊緣四、34處的角度是約90°。在該實施例中，凹部32延 伸到鈍化層12A中，即在使用穿通或者雷射處理類型的施加鈍化層之後在器件內部形成凹 部。然而，並沒有排除將凹部32隻設置在半導體襯底IlA中，同時與向接觸區域20、22提供入口的鍵合焊盤開口成一條直線的並且在相同的步驟中實現鈍化層12A中的相應孔隙。 保護外殼6沿第一側表面18延伸。凹部32可以作為凹槽沿著第一側表面18的長度延伸。 可選地，凹部存在於第一側表面18和另外的第二側表面(未示出)之間的相交處。圖3示出了不是根據本發明的封裝半導體產品92的可能故障模式的截面圖，所述 封裝半導體產品包括保護外殼6、第一和第二外部電極8、10以及第一半導體器件4A。圖3 示出了裂縫觀以及分層35的示例。在圖3中，所述保護外殼6沒有在第一鈍化層12A和 第一外部電極8之間朝著第一接觸區域20延伸。此外，在圖3中，保護外殼6沒有在第一 鈍化層12A和第二外部電極10之間朝著第二接觸區域22延伸。結果，如果裂縫觀發展， 例如所述第一外部電極8可以得到與第一襯底IlA不需要的電接觸。這可以增加不希望的 電學短路。圖4A示出了根據本發明第三實施例中的封裝半導體產品2的截面圖。圖4B示出 了圖4A的細節36的放大視圖。第三實施例中的封裝半導體產品2包括第一半導體器件 4A、保護外殼6、第一外部電極8和第二外部電極10。在第三實施例中，保護外殼6在第一 鈍化層12A和第一外部電極8之間朝著第一接觸區域20延伸。第一半導體器件4A包括由 第一虛線邊界38A表示的第一無源部件。此外，第三實施例中的封裝半導體產品2包括具有第二襯底IlB的第二半導體器 件4B，並且配置有第二鈍化層12B和由第二虛線邊界38B表示的第二無源部件。所述第二 襯底IlB具有第三主表面40，並且可以具有與第三主表面40相反的第四主表面42。第二 襯底IlB還可以包括第三側表面44，並且可能包括從第三主表面40到第四主表面42延伸 的第二附加側表面45。第二襯底IlB可以具有實質上矩形盒子的形狀。第二無源部件38B 沿第三主表面40定位，並且具有用於電接觸第二無源部件38B的第三接觸區域46和第四 接觸區域48。第二電子結構38B沿第三主表面40與第二襯底IlB集成。這種集成通常包 括第二襯底IlB的材料是第二電子結構38B的一部分。第二鈍化層12B實質上覆蓋了第三 主表面40和第二鈍化層38B，並且不覆蓋第三和第四接觸區域46、48，使得可以接觸第三和 第四接觸區域。保護外殼6可以沿第二半導體器件4B的第四主表面42、第三側表面44和第二附 加側表面45延伸，並且可以與這些表面緊密地機械連接。因此，將第二襯底IlB嵌入到保 護外殼6中，並且第三主表面面對保護外殼6的第二開口 49。第二外部電極10經由第四 接觸區域48、第二無源部件38B、第三接觸區域46以及從第三接觸區域46到第二接觸區域 22的導電結構50與第二接觸區域22電連接。具體地，第二外部電極10例如經由第二無源部件38B外部的第二導電路徑與第四 接觸區域48相連。在第三實施例中，這是通過第二外部電極10與第四接觸區域48的直接 接觸來建立的。此外，保護外殼6可以在第二鈍化層12B和第二外部電極10之間朝著第四 接觸區域48延伸。在第三實施例中，保護外殼6形成了第一半導體器件4A的第一襯底IlA和第二半 導體器件4B的第二襯底IlB之間的隔離結構，將第二襯底IlB與第一襯底IlA相分離。這 促進了第一半導體器件4A和第二半導體器件4B之間的良好電隔離。此外，隔離層部分M 可以在導電結構50和第一和/或第二鈍化層之間延伸，使得導電結構50與第一和/或第 二鈍化層電隔離。通常，通過再分布層56可以形成隔離層部分M。這種再分布層56提供了第一、第二、第三和第四接觸區域20、22、46、48的一個或多個的空間重新選擇路徑的可 能性。在該示例中，重新選擇路徑是通過第一和第二外部電極8、10實現的，所述第一和第 二外部電極8、10可以包括用於接觸例如印刷電路板的焊料隆起焊盤58。按照這樣的方式， 使得更多的空間可用於將封裝半導體產品2與印刷電路板接觸，並且可以增加外部電極的 總個數。可以通過在第一鈍化層12A和導電結構50之間朝著第二接觸區域22延伸的保護 外殼6的第三延伸部55和/或在第二鈍化層12B和導電結構50之間朝著第三接觸區域延 伸的保護外殼6的第四延伸部57來形成所述隔離層部分M的一部分。所述保護外殼6的 第三和第四延伸部55、57可以定義第二開口 49的尺寸。隔離層部分M可以配置用於在實質上所有的導電結構50和第一襯底IlA之間以 及在實質上所有導電結構50和第二襯底IlB之間延伸。按照這種方式，實質上防止了導電 結構50與第一和第二鈍化層12A、12B之間的直接接觸。在第三實施例中，第一和第二無源部件38A、38B每一個均可以包括背靠背的齊納 二極體對和背靠背的雪崩二極體對。圖4C示出了背靠背齊納二極體對或者背靠背雪崩二 極管對的電學方案。這些二極體可以通過向第一和第二襯底IlAUlB的體材料進行ρ摻雜、 向一對第一襯底區59A和一對第二襯底區59B進行η摻雜來獲得，第一和第二襯底均可以 由矽構成。第一襯底區59Α通過ρ摻雜第一襯底IlA相互分離，並且每一個均與第一和第 二接觸區域20、22之一電連接。第二襯底區59Β通過ρ摻雜第二襯底IlB相互分離，並且 每一個均與第三和第四接觸區域46、48之一電連接。通常，封裝半導體產品2可以是表面安裝器件(SMD)或倒裝晶片器件。SMD的尺寸 可以是根據稱作01005、0201、0402、0603和0805的標準尺寸組之一。在第一、第二和第三實施例中，保護外殼6可以由環氧材料構成。通常，保護外殼6 的第一、第二、第三和第四延伸部沈、27、55、57的厚度可以在從1至15微米的範圍內。保 護外殼6，這裡是保護外殼6的第一延伸部沈可以在第一鈍化層12Α和第一外部電極8之 間朝著第一接觸區域20按照從5到60微米範圍的距離延伸。第一和第二鈍化層12Α、12Β 可以通過成批次沉積技術來沉積，例如化學氣相沉積，具有從0. 5至1微米的厚度，並且實 質上用氮化矽來製造。可選地，可以將離子增強型化學氣相沉積用作成批沉積技術。塗覆包 含聚醯亞胺、苯催化丁烯(BCB)或者環氧基光致抗蝕劑是用於塗覆第一和第二鈍化層12Α、 12Β的替代方式，具有從0. 5至10微米範圍的可能厚度。在成批沉積之後通過對第一和第 二鈍化層12Α、12Β的光刻構圖和後續刻蝕，第一鈍化層12Α可以不覆蓋第一和第二接觸區 域，並且第二鈍化層12Β可以不覆蓋第三和第四接觸區域。在第一和第二實施例中，第一和第二外部電極8、10可以由金屬構成，例如通過非 電解沉積塗覆的鎳。第一和第二外部電極8、10的層厚度可以在從5至40微米的範圍內， 並且典型地可以是20微米。由鎳構成的第一和第二外部電極可以配置有典型地約0. 5微 米厚的薄金塗層。可以將鋁和/或銅用作第一和第二外部電極8、10的材料，例如當再分布 層56包括第一和第二外部電極時。在第三實施例中，可以通過已知的成批沉積技術沉積導電結構50、再分布層56以 及第一和第二外部電極，例如旋塗和濺射，並且使用已知的光刻構圖和刻蝕技術進行構圖。 再分布層56可以具有從2至20微米範圍的層厚度。可以由再分布層56包含的隔離層部 分M可以實質上由作為電隔離物的聚醯亞胺構成。第一和第二接觸區域20、22可以由金屬構成，並且包括鋁和/或銅。圖5A-D示出了根據本發明的封裝半導體產品2的製造方法的第一實施例，下文中 稱作第一方法。將針對第一實施例中的封裝半導體產品2來說明所述第一方法。然而，也 可以將其用於製造其他的封裝半導體產品。此外，將針對多個第一半導體器件4A來說明第 一方法，用於獲得多個封裝半導體產品2。然而，第一方法也可以用於可能使用單獨的第一 半導體器件4A獲得單獨的封裝半導體產品2。所述方法包括將第一電子結構沿第一主表面與多個第一半導體器件4A的第一襯 底IlA集成，所述集成同樣對於本領域普通技術人員而言是已知的。隨後，第一襯底配置由 第一鈍化層12A，所述第一鈍化層12A實質上覆蓋了所述第一主表面IlA和所述第一電子結 構，並且沒有覆蓋所述第一和第二接觸區域。圖5A示出了根據第一方法將多個第一半導體器件4A放置到載體60上之後的多 個第一半導體器件的頂視圖。將多個第一半導體器件4A放置到一個相同的載體60上，使 得所述載體60對於多個第一半導體器件4A是公共的。例如，可以使用拾取和放置機械來 執行將多個第一半導體器件4A放置到載體60上。圖5B示出了沿圖5A的B-B』線的載體 截面圖，在載體上已經根據第一方法放置了多個第一半導體器件4A。第一方法可以包括沿第二主表面16、第一側表面18、第一附加側表面19並且沿一 部分第一鈍化層IlA在多個第一半導體器件4A周圍模製保護外殼6。結果，保護外殼6沿 沿第二主表面16、第一側表面18、第一附加側表面19並且沿一部分第一鈍化層IlA延伸並 且可能對其覆蓋。因此，將第一襯底IlA嵌入到保護外殼6中，並且第一主表面14面對所 述保護外殼6的第一開口。通常，可以通過在第一半導體器件4A上灌注或者分發前體材料、同時前體材料也 位於載體60上、然後對前體材料固化來實現模製。在固化之前，例如可以通過使用超聲和 /或真空去除不希望的空氣內含物。在固化之後，將前體材料轉化為共同模製結構6，所述 共同模製結構6形成了多個第一半導體器件4A的保護外殼6。例如，固化可以包括使用爐 子或者電烤爐加熱前體材料、或者用紫外輻射照射前體材料。圖5C示出了半導體器件4A和共同模製結構6。在模製之後，獲得了包括多個第一 半導體器件4A和共同模製結構6的模製晶片62。在圖5D中將進一步詳細地說明模製晶片 62的細節64的放大視圖。圖5D示出了模製晶片62的細節64的放大視圖，示出了通過共同模製結構6形成 的第一半導體器件4A和保護外殼6。在模製和固化之後，保護外殼6可以覆蓋第二主表面 16、第一側表面18、第一附加側表面19和第一鈍化層12A的一部分66。這可以通過將第一 半導體器件4A放置到具有面對載體的第一鈍化層12A的載體60上並且部分地填充第一鈍 化層12A和載體60之間的空間實現，。可以通過壓縮前體材料並且使用柔性載體來實現部 分填充所述空間，使得通過前體材料向下填充第一半導體器件來使得所述空間變得充滿。 通過這樣填充空間68，可以形成保護外殼6的第一和第二延伸部沈、27。可選地，所述保護 外殼6的第一和第二延伸部沈、27也可以按照其他方式形成。圖6示出了在第一實施例中的封裝半導體產品2中如圖IB所示細節70的放大視 圖的截面圖。保護外殼的第一延伸部26可以典型地具有與第一外部電極8的彎曲界面72， 並且具有與第一鈍化層12A的實質上平坦的界面74。當根據第一方法製造封裝半導體產品2時，這種形狀可以通過空間68的填充來獲得。所述第一方法還可以包括將模製晶片劃分為分離的封裝半導體產品的步驟，每一 個封裝的半導體產品包括多個第一半導體器件的一個或多個半導體器件。按照這種方式， 可以獲得分離的封裝半導體產品2。通過使用提供至少0. 5微米表面粗糙度(至多10微米 的側向距離上測量的峰峰值)的鋸來執行模製晶片的劃分，從而改善了第一和第二外部電 極8、10與保護外殼6的粘附性。第一方法還包括針對多個封裝半導體產品的每一個施加第一和第二外部電極8、 10。第一和第二外部電極覆蓋一部分保護外殼6，並且可以按照分別與第一接觸區域20和 第二接觸區域22的直接電接觸的方式施加。在第一方法中，通過鎳的非電鍍沉積施加第一 和第二外部電極8、10。在本申請的上下文中，術語「直接電接觸」應該理解為外部電極10 和接觸區域22之間沒有任何另外延伸的互連的連接。術語「直接接觸」並不排除在接觸區 域22的頂部上存在附加的金屬化層和/或粘附層。因此，在根據本發明方法的第二實施例中(在下文中稱作第二方法)，第一和第二 外部電極是再分布層的一部分，並且此外可以包括焊料隆起焊盤以及可能的下隆起焊盤金 屬化層部分。第一和第二方法可以包括通過使用具有第一厚度的鋸沿第一襯底IlA的第一側 表面鋸切從而在半導體晶片中產生槽口、並且使用具有第二厚度的鋸沿所述槽口鋸切，將 第一半導體器件4A從半導體晶片上分離。第二厚度小於第一厚度。第一鋸可以達到第一 襯底IlA總厚度D(圖2)的10%至40%範圍的厚度，而第二鋸可以達到半導體晶片的總厚 度D。按照這種方式，獲得了具有凹部32的第一側表面18，所述凹部32具有在第一邊緣四 和第二邊緣34之間延伸的表面。通常，第一和/或第二襯底的厚度D (圖2)可以在從50到300微米的範圍內。通 常，凹部32沿與第一主表面平行的方向的深度可以在從2至30微米的範圍內。第二實施例中的封裝半導體產品2也可以按照與本發明分離的修改狀態來應用， 其中保護外殼6沒有在第一鈍化層12A和第一外部電極8之間朝著第一接觸區域20延伸 和/或沒有在第一鈍化層12A和第二外部電極10之間朝著第二接觸區域22延伸。結果， 第一鈍化層12A可以實質上擺脫保護外殼6。這種封裝半導體產品滿足了以下目的改善 了第一襯底IlA的電隔離，改善了通過第一層襯底IlA發生不需要的短路的保護，可能地與 塗覆故障無關。第三實施例中的封裝半導體產品2也可以按照與本發明分離的修改狀態來應用， 其中保護外殼6沒有在第一鈍化層12A和第一外部電極8之間朝著第一接觸區域20延伸 和/或沒有在第二鈍化層12B和第二外部電極10之間朝著第四接觸區域48延伸，和/或 沒有在第一和第二鈍化層12A、12B和導電結構50之間分別朝著第二和第三接觸區域22、 46延伸。結果，第一和/或第二鈍化層可以實質上擺脫保護外殼6。這種封裝半導體產品 2滿足了以下目的改善了電隔離，在這種情況下改善了例如在第一和第二襯底IlAUlB之 間的電隔離；改善了對於第一和第二襯底IlAUlB之間發生不需要的短路的保護，可能地 與塗覆故障無關。本發明不局限於這裡所公開的實施例，並且在本領域普通技術人員的範圍之內， 可以被所附權利要求的範圍考慮的各種修改都是可能的。同樣地，所有動態倒置也認為是這裡公開的並且在本發明的範圍之內。使用像「優選地」、「具體地」 「更具體地」 「典型地」 等等之類的並非意欲限制本發明。不定冠詞「一個」並不會排除多個。在不脫離權利要求 範圍的情況下，沒有特別或者明確描述或說明的特徵可以附加地包括在根據本發明的結構中。 特別地，儘管該申請涉及半導體襯底和鈍化層之間的界面，並不排除其間可以存 在一個或多個層。這種界面可以是作為沉積步驟的結果而存在的任何界面。此外，儘管通 常無源分立部件只具有兩個U型外部電極，每一個均延伸覆蓋側表面，這裡無需進行限制。 本發明的封裝器件可以具有多於兩個外部電極，並且多於一個單獨的外部電極可以在具體 的側表面上延伸。另外，儘管優選地是具有U型外部電極的實施例，本發明也可以有利地應 用於其他輸出封裝。在這種輸出封裝中，外部電極通常存在於與鈍化層相同的一側。
權利要求
1.一種封裝半導體產品，包括第一半導體器件和封裝結構，所述封裝結構具有保護外 殼以及第一和第二外部電極，所述第一半導體器件具有第一襯底並且配置有第一鈍化層和 第一電子結構，其中將所述第一襯底嵌入到所述保護外殼中，並且所述第一襯底具有面對 所述保護外殼的第一開口的第一主表面，所述第一電子結構沿第一主表面與所述第一襯底 集成並且具有第一和第二接觸區域，其中所述第一鈍化層實質上覆蓋所述第一主表面和所 述第一電子結構，並且不覆蓋所述第一和第二接觸區域，其中所述第一外部電極與第一接 觸區域電連接，並且所述第二外部電極與所述第二接觸區域電連接，其特徵在於所述保護 外殼在所述第一鈍化層和所述第一外部電極之間朝著所述第一接觸區域延伸。
2.根據權利要求1所述的封裝半導體產品，其中所述第一外部電極通過與所述第一接 觸區域直接接觸與所述第一接觸區域電連接和/或所述第二外部電極通過與所述第二接 觸區域直接接觸與所述第二接觸區域電連接。
3.根據權利要求1或2所述的封裝半導體產品，其中所述保護外殼還在所述第一鈍化 層和所述第二外部電極之間朝著所述第二接觸區域延伸。
4.根據權利要求1至3中任一項所述的封裝半導體產品，其中所述第一襯底還具有與 所述第一主表面相反的第二主表面以及從所述第一主表面向所述第二主表面延伸的第一 側表面，其中所述保護外殼沿所述第二主表面和/或所述第一側表面延伸，其中所述第一 外部電極覆蓋與所述第一主表面、所述第二主表面和/或所述第一側表面的至少之一相鄰 的那部分保護外殼。
5.根據權利要求1至4中任一項所述的封裝半導體產品，其中在與第一側表面相鄰的 所述第一襯底的主表面中設置凹部。
6.根據權利要求4或5所述的封裝半導體產品，其中所述凹部存在於所述第一側表面 與另外的第二側表面的交叉處。
7.根據權利要求1至6中任一項所述的封裝半導體產品，所述封裝半導體產品包括 第二半導體器件，所述第二半導體器件具有第二襯底並且配置有第二鈍化層和第二電子結 構，其中所述第二襯底嵌入到所述保護外殼中並且包括面對所述保護外殼的第二開口的第 三主表面，所述第二電子結構沿所述第三主表面與所述第二襯底集成並且具有第三和第四 接觸區域，其中所述第二鈍化層實質上覆蓋了所述第三主表面和所述第二電子結構，並且 不覆蓋所述第三和第四接觸區域，其中所述第二外部電極與所述第四接觸區域電連接並且 經由所述第四接觸區域、所述第二電子結構、所述第三接觸區域和從所述第三接觸區域到 所述第二接觸區域的導電結構與所述第二接觸區域電連接，其中所述保護外殼形成了所述 第一襯底和所述第二襯底之間的電隔離結構。
8.根據權利要求7所述的封裝半導體產品，其中隔離層部分在所述導電結構和所述第 一和/或第二鈍化層之間延伸。
9.根據權利要求8所述的封裝半導體產品，其中所述隔離層部分配置用於在實質上所 有的導電結構和所述第一襯底之間和/或在實質上所有的導電結構和所述第二襯底之間 延伸。
10.根據權利要求8或9所述的封裝半導體產品，其中通過所述保護外殼的延伸部形成 至少一部分所述隔離層，所述保護外殼的延伸部在所述第一鈍化層和所述導電層之間朝著 所述第二接觸區域延伸和/或在所述第二鈍化層和所述導電結構之間朝著所述第三接觸區域延伸。
11.根據權利要求7至10中任一項所述的封裝半導體產品，其中所述第二外部電極通 過與所述第四接觸區域的直接接觸與所述第四接觸區域電連接，其中所述保護外殼在所述 第二鈍化層和所述第二外部電極之間朝著所述第四接觸區域延伸。
12.根據權利要求1至11中任一項所述的封裝半導體產品，其中所述第一和/或第二 電子結構包括無源部件、用於組合無源功能的結構、以及集成電路結構的至少一個。
13.一種電子產品，包括根據權利要求1至12中任一項所述的封裝半導體產品。
14.一種製造封裝半導體產品的方法，所述封裝半導體產品包括第一半導體器件和封 裝結構，所述封裝結構具有保護外殼以及第一和第二外部電極，所述第一半導體器件包括 具有第一主表面的第一襯底，所述方法包括以下步驟a)將第一電子結構沿第一主表面與所述第一襯底集成，所述第一電子結構具有用於電 接觸所述第一電子結構的第一和第二接觸區域；b)向第一襯底提供第一鈍化層，所述第一鈍化層實質上覆蓋所述第一主表面和所述第 一電子結構，並且不覆蓋所述第一和第二接觸區域；c)將所述第一半導體器件放置到載體上；d)在第一半導體器件周圍模製所述保護外殼，使得將所述第一襯底嵌入到所述保護外 殼中，所述第一主表面面對所述保護外殼的第一開口，以及沿所述第一鈍化層的一部分進 一步模製所述保護外殼；以及e)應用所述第一和第二外部電極，所述第一外部電極與所述第一接觸區域相連，所述 第二外部電極與所述第二接觸區域電連接。
15.根據權利要求14所述的方法，其中步驟c)包括將所述第一半導體器件放置到載體 上，所述載體具有面對所述載體的第一鈍化層；以及步驟d)包括通過部分地填充所述第一 鈍化層和所述載體之間的空隙，沿所述部分的第一鈍化層在所述第一半導體器件周圍模製 所述保護外殼。
16.根據權利要求14或15所述的方法，包括對於多個第一半導體器件執行步驟 a) _e)，其中所述載體對於多個第一半導體器件是公共的，並且通過公共模製結構形成多個 第一半導體器件的保護外殼，其中在步驟a)_d)之後獲得模製的晶片，並且可能在步驟e) 之後獲得包括多個第一半導體器件和公共模製結構的模製晶片，所述方法包括以下步驟f)將所述模製的晶片劃分為分離的封裝半導體產品，每一個封裝半導體產品包括所述 多個第一半導體器件的一個或多個半導體器件。
17.根據權利要求14至16中任一項所述的方法，所述方法包括通過使用具有第一厚度 的鋸來鋸切在所述半導體晶片中產生槽口以及使用具有小於所述第一厚度的第二厚度的 鋸沿所述槽口鋸切，將所述第一半導體器件從半導體晶片分離，從而獲得與所述第一側表 面相鄰的凹部。
18.根據權利要求14至17中任一項所述的方法，步驟e)包括應用所述第一外部電極 與所述第一接觸區域直接電接觸和/或應用所述第二外部電極與所述第二接觸區域直接 電接觸。
全文摘要
封裝半導體產品(2)包括第一半導體器件(4A)和封裝結構，所述封裝結構具有保護外殼(6)以及第一和第二外部電極(8，10)。所述第一半導體器件(4A)具有第一襯底(11A)並且配置有第一鈍化層(12A)和第一電子結構。所述第一襯底具有第一主表面(14)。所述第一襯底(11A)嵌入到保護外殼(6)中，並且所述第一主表面(14)面對所述保護外殼(6)的第一開口(23)。第一電子結構具有用於電接觸第一電子結構的第一和第二接觸區域(20、22)。所述鈍化層(12A)實質上覆蓋了所述第一主表面(14)和所述第一電子結構。所述保護外殼(6)在所述第一鈍化層(12A)和所述第一外部電極(8)之間朝著所述第一接觸區域(20)延伸。
文檔編號H01L23/31GK102077341SQ200980124216
公開日2011年5月25日 申請日期2009年6月26日 優先權日2008年6月26日
發明者埃裡克·皮雷爾茲, 史蒂芬·貝蘭格, 傑恩-馬克·閆歐, 麥可·鮑米爾 申請人:Nxp股份有限公司