具有減少雜訊能量誤差的電流舵型源的數模轉換器的製造方法

2023-09-22 20:55:10

具有減少雜訊能量誤差的電流舵型源的數模轉換器的製造方法
【專利摘要】本公開涉及具有減少雜訊能量誤差的電流舵型源的數模轉換器。數模轉換器包括至少一個電流舵型源和主副本偏置網絡。每個電流舵型源包括數據電流源、兩個開關、兩個緩衝器件以及兩個激活電流源。所述開關由數據位和它的反向控制以轉換第一和第二控制節點之間的源電流。所述緩衝器件緩衝了相應輸出節點之間的控制節點。所述激活電流源確保了不管所述開關的狀態如何，每個緩衝器件都保持激活。所述主副本偏置網絡包括耦合於副本控制節點的副本緩衝器件和主緩衝放大器。所述主緩衝放大器並行地驅動所述第一、第二以及副本緩衝器件以保持所述第一、第二以及副本控制節點處於共用主控制電壓以最小化輸出處的噪音和雜訊。
【專利說明】具有減少雜訊能量誤差的電流舵型源的數模轉換器
【技術領域】
[0001]本發明通常涉及數模轉換器(DAC)，更具體地說，涉及使用主偏置網絡減少雜訊(glitch)能量誤差的DAC的電流舵型源。
【背景技術】
[0002]數模轉換器(DAC)是將輸入數位訊號轉換成輸出模擬信號的電子電路。由輸入到DAC的數位訊號表示的數值相當於由DAC輸出的模擬信號的幅度。各種因素決定了 DAC的性能，包括速度、解析度以及噪音。速度指DAC將數字值轉換成穩定的模擬信號所需要的時間。解析度指由DAC生成並且相當於輸入數位訊號的最低有效位(LSB)的最小增量信號。噪音指與預計或所期望電平有關的輸出模擬信號偏差，特別是在從數字值轉換成另一個值期間。
[0003]高性能DAC對以高頻和低噪音轉換高解析度的數據非常有用。電流舵型結構是用於快速採樣應用的選擇的結構，其中每個位或轉換的數據位都被用於在一對節點之間轉換源自電流源的電流。高頻電流舵型DAC常常以雜訊能量和/或上升時間和下降時間失配的形式展現非理想特性，特別是在數字碼之間的動態轉換期間。電流舵型DAC的動態性能退化可以例如由通過開關將控制信號耦合於輸出造成。各種方法被用於試圖改進特性和性能，但是很多這種傳統技術引起了不期望的定時差異或使電荷通過源自開關控制信號(例如，時鐘信號)的注入被饋送，從而在輸出處造成了雜訊能量和其它幹擾。
【專利附圖】

【附圖說明】
[0004]本發明通過舉例的方式由附圖例示而沒有被附圖所限制，在附圖中類似的參考符號表示相似的元素。附圖中的元素為了簡便以及清晰而例示，不一定按比例繪製。
[0005]圖1是根據一個實施例實現的DAC的簡化方框圖；
[0006]圖2根據一元配置，是圖1的其中一個或兩個DAC的轉換網絡的簡化方框圖；
[0007]圖3是根據一個實施例實現的可以被用於圖2的轉換器網絡和圖4的電流源之間的電平移位器的示意圖；
[0008]圖4是用於圖1的其中一個或兩個DAC的電流舵型源的示意圖；
[0009]圖5是用於設置圖4的電流舵型源的偏置電壓，並且還用於驅動VG電壓以確保圖4的電流舵型源的第一和第二控制節點被驅動到共用主控制電壓的主副本偏置網絡的示意圖和方框圖；以及
[0010]圖6是根據一個實施例實現的DAC的簡化方框圖，其中該圖表示了圖1的MSB或LSB DAC的其中一個並且說明了先前描述的功能電路之間的示例關係。
【具體實施方式】
[0011]提出以下說明書以使本領域普通技術人員能夠在特定應用背景及其要求下進行和使用本發明。然而，優選實施例的各種修改對本領域所屬技術人員來說很明顯，並且本發明所定義的一般原則可以應用於其它實施例。因此，本發明不旨在被限定於所顯示的和本文所描述的特定實施例，而與符合本文所公開的原則和新穎特性的較寬範圍是一致的。
[0012]根據本文所描述的實施例，數模轉換器(DAC)的電流舵型源使用了副本偏置和主放大緩衝器以啟用不同閾值器件以實現非常快速信號響應並且減少上升沿和下降沿失配。本文所描述的系統和方法減少了雜訊能量誤差並且實現了當從數字值轉換成另一個數字值的精確臺階。本文所描述的系統和方法還減少了時鐘信號擺動以進一步減少雜訊能量和降低上升時間和下降時間失配。動態性能通過共源共柵電晶體被改進，其中該共源共柵電晶體甚至當其相應電流開關被關閉的時候也保持接通。副本偏置確保了共源共柵電晶體的源電壓保持不變，這允許了使用較大的低閾值電壓電晶體或有標準閾值電壓的較小電晶體。電流舵型源可以被用於二進位DAC、一元DAC或分段結構的一個或多個部分內。
[0013]圖1是根據一個實施例實現的DAC100的簡化方框圖。在DAC100的輸入處提供了多位數字值DIG，其生成(develop) 了包括穿過了負載電阻器RLp的正極性電壓VOp和穿過了負載電阻器RLn的負極性電壓VOn的差分輸出電壓W。DAC100作為分段結構被說明，其中DIG值的最高有效位(MSB)被提供給MSB DAC102以及最低有效位(LSB)被提供給LSBDAC104。
[0014]DIG位的總數被劃分在MSB和LSB之間並且根據給定應用所期望解析度被確定。此外，DIG值的MSB和LSB的數量取決於特定配置。雖然DIG位可以在MSB和LSB之間被平均分配，但是替代配置也被考慮在內。例如，對於12位解析度，雖然對於給定解析度可以考慮非對稱分離，例如(4/8)、(5/7)、(7/5)、(8/4)等等，DIG可以是有6個MSB和6個LSB (6/6)的分離的12位。
[0015]MSB DAC102和LSB DAC104都根據正如下面進一步描述的電流舵型結構被配置以用於生成在負載電阻器RLp和負載電阻器RLn之間劃分的電流信號，其中負載電阻器RLp用於生成差分輸出電壓VO的正極性VOp,負載電阻器RLn用於生成差分輸出電壓VO的負極性VOno MSB DAC102基於MSB的值，引導第一電流Mp和第二電流頂n之間的電流，以及LSBDAC104基於LSB的值，引導第一電流ILp和第二電流ILn之間的電流。電流Mp和ILp在正極性節點106處被加在一起並且被應用於RLp以用於生成V0P，以及電流Mn和ILn在負極性節點108處被加在一起並且被應用於RLn以用於生成V0N。
[0016]如圖所示，電阻器RLp耦合於節點106和電源參考節點VSS之間，該VSS有任何合適的負、正或地面參考電壓電平。電阻器RLn耦合於節點108和VSS之間。MSB DAC102和LSB DAC104耦合於正電源電壓VDD，該正電源電壓VDD有取決於所使用的特定技術的任何合適的電源電壓電平。
[0017]圖2根據一元配置，是DAC102和104其中一個或兩個的轉換網絡200的簡化方框圖。數量「N」個顯示為BIT的輸入二進位位值被提供給解碼器202的相應輸入，其中該值表示一元配置的MSB或LSB的其中一個。在一個實施例中，解碼器202被配置為給溫度解碼器的二進位，其中N個輸入BIT被轉換成輸出一元代碼值CODE，包括數量「X」個二進位CODE位，其中N和X都是大於O的正整數。在一個實施例中，CODE位的數值X為X=2N，其中表示了自然數或十進位數的輸入BIT被轉換成包括N個邏輯「I」 二進位值的X個CODE位。例如，對於N=4，X=16，表示了正十進位數7的Olllb的輸入值被轉換成二進位CODE值0000000001111111。[0018]X個CODE位被提供給一組接收了時鐘信號CLK的鎖存器204的各自輸入。鎖存器204將每個CODE位轉換成同步的非反向代碼位&和反向代碼位A，其中「j」是從I到X的指數。在信號名稱上方的重複列印線或條示了相應信號的邏輯反向。例如，當其中一個輸出代碼位Cj有二進位值「I」的時候，那麼己有二進位值「0」，反之亦然。鎖存器204進行操作以將每個CODE位轉換成代碼位&和6中的相應代碼位，這些代碼位的相應轉換與時鐘信號CLK的操作沿轉換(上升沿或下降沿)同步。
[0019]在一個實施例中，MSB DAC102和LSB DAC104根據圖2所顯示的一元配置(即，一元/ 一元)被實現。正如本文進一步描述的，每個一元配置的DAC都包括相應組等價可轉換的或舵型電流源，其轉換了根據相應代碼位Cj和巧的正負極性節點106和108之間的共用電流值。對於一元/ 一元配置，與MSB DAC102的每個位有關的電流電平大於與LSB DAC104的每個位有關的電流電平，其中電流比率根據與LSB相關的MSB的二進位值被確定。
[0020]在一個替代實施例中，轉換網絡200的二元配置被考慮在內，其中每個BIT值直接被提供給鎖存器204 (繞過解碼器202)以用於生成代碼位Cj和G中的相應一個，每對代碼位表示了相應輸入BIT值。在一個實施例中，一元/ 二元配置被考慮在內，其中MSB DAC102根據一元配置以及LSB DAC104根據二元配置被實現。在二元配置的例子中，相應DAC包括一組二進位加權可轉換的或舵型電流源，其中下一個或更多有效位值相當於一個電流源，該電流源提供了兩倍(twice)電流電平，例如加權電流電平值I.2°、I.21、I.22…I.2N，其中「I」是LSB電流電平。
[0021]圖3是根據一個實施例實現的電平移位器300的示意圖。一組四個開關S1、S2、S3和S4由一對自相應(相應一些)鎖存器204輸出的代碼位Ck和&控制，其中下標「k」表示j個代碼位中的代表性的代碼位。開關SI耦合於電平移位電源電壓VDD_LS和節點302之間並且由代碼位Ck控制 。開關S2耦合於節點302和電平移位電源電壓節點306之間並且由代碼位α控制。類似地，開關S3耦合於VDD_LS和節點304之間並且由代碼位&控制，開關S4耦合於節點304和306之間並且由代碼位Ck控制。放大器308有接收了電平移位電源電壓VSS_LSM的正輸入，並有在節點306耦合在一起的負輸入和輸出。過濾電容器CF耦合於節點306和VSS之間。節點302斷言(assert)代表性的數據位Dk，節點304斷言數據位艮，其中K是Dk的邏輯反向。
[0022]在一個實施例中，VDD_LS是相對於VDD移位的電平，例如有從VDD偏移了預定量的預定或固定電壓電平。或者，VDD_LS可以從VDD偏移可調節量。在任何情況下，假設VDD有固定正電壓電平，那麼VDD_LS被偏移量移位到較低電壓電平以用於減小總電壓轉換範圍，如本文進一步描述的。在另一個實施例中，VDD_LS可以耦合於VDD或以其它方式被VDD代替，其中上面的電壓電平沒有被移位。
[0023]在一個實施例中，VSS_LS是相對於VSS移位的電平，例如有從VSS偏移了預定量的預定或固定電壓電平。或者，VSS_LS可以偏移VSS可調節量。在任何情況下，假設VSS小於VDD，那麼VSS_LS被偏移量移位到較高電壓電平以用於減小總電壓轉換範圍，如本文進一步描述的。放大器308被配置為單位增益放大器或緩衝放大器，以便VSS_LS的電壓電平跟隨與VSS_LSM相同的電壓電平。VSS_LSM被外部電壓源(未顯示)設置。[0024]在操作中，代碼位Ck和匕被鎖存器204同步地斷言為VDD和VSS之間的相反邏輯電平。當Ck高的時候，關閉開關SI和S4，以及當e低的時候，打開開關S2和S3。因此，被節點302斷言的Dk位被拉高到VDD_LS，以及反內?位被拉低到VSS_LS。此外，當Ck低的時候，打開開關SI和S4以及當6低的時候，關閉開關S2和S3。因此，被節點302斷言的Dk位被拉低到VSS_LS，以及反向Sk位被拉高到VDD_LS。以這種方式，響應於在VSS和VDD之間
轉換的Ck和α的相應同步轉換，Dk和&被同步地斷言到移位電壓電平VSS_LS和VDD_LS之間的相反邏輯狀態。因此，響應於被解碼器202斷言的相應CODE值或源自相應MSB或LSB的值，數據位Dk和亡在VSS_LS和VDD_LS之間的減小的電壓範圍內被同步地轉換。[0025]圖4是用於MSB DAC102和LSB DAC104其中一個或兩個，並且由數據位對Dk和艮控制的電流舵型源400的示意圖。單獨的電流舵型源被提供給代碼或數據位的每個同步對。第一 P型MOS (金屬氧化物半導體)(PMOS)電晶體Ml的源極耦合於第一控制節點402，漏極耦合於節點106，以及柵極接收了在緩衝控制節點401上生成的柵電壓信號VG。第二PMOS電晶體M2的源極耦合於第二控制節點404，漏極耦合於節點108，以及柵極耦合於節點401並且接收了 VG信號。Ml和M2分別是第一和第二緩衝器件，並被節點401上的共用柵電壓VG驅動。第三PMOS電晶體M3的源極耦合於源節點406，漏極耦合於節點402，以及柵極接收了非反向數據位Dk。第四PMOS電晶體M4的源極耦合於節點406，漏極耦合於節點404，以及柵極接收了反向數據位5k。M3和M4分別是由Dk和Sk控制的第一和第二開關。第五PMOS電晶體M5的源極耦合於第六PMOS電晶體M6的漏極，漏極耦合於節點406，以及柵極接收了偏置電壓VB2。M6的源極耦合於VDD，柵極接收了偏置電壓VB1。
[0026]第七PMOS電晶體M7的源極耦合於第八PMOS電晶體M8的漏極，漏極耦合於節點402，以及柵極接收了偏置電壓VB2。M8的源極耦合於VDD，以及柵極接收了偏置電壓VB1。第九PMOS電晶體M9的源極耦合於第十PMOS電晶體MlO的漏極，漏極耦合於節點404，以及柵極接收了偏置電壓VB2。MlO的源極耦合於VDD，柵極接收了偏置電壓VB1。
[0027]M6和M5共同形成了給節點406提供了源電流ICS的數據電流源408。M3和M4是主數據轉換器件，其中當Dk高接通M3以及.?低關閉M4的時候，ICS電流被引至節點402。類似地，當Dk低關閉M3以及瓦高接通M4的時候，ICS被引至節點404。Ml和M2是由相同柵電壓VG驅動的緩衝器件。M7和M8共同形成了給節點402提供了第一激活電流IAp的第一激活電流源410，以及M9和MlO共同形成了給節點404提供了第二激活電流^^的第二激活電流源412。IAp被配置為有充足的電流電平，以便即使當M3關閉M4接通的時候，Ml也能保持飽和，以便電流IAp連續不斷地被提供給節點106。類似地，IAn被配置為有充足的電流電平，以便即使當M4關閉M3接通的時候，M2也能保持飽和，以便電流IAn連續不斷地被提供給節點108。Ml和M2共同形成了數據緩衝器414，其中Ml是第一緩衝器件以及M2是第二緩衝器件，它們分別被用於將數據電流信號緩衝到正極性節點106和負極性節點108。
[0028]電流舵型源400可以為二元配置的每個位值或一元配置的每個CODE位重用。在一個實施例中，Ml和M2尺寸相同，M7和M9尺寸相同以及M8和MlO尺寸相同，其中IAp大致與IAn相等。M5和M6根據ICS的所期望電流電平被調整尺寸。ICS與IAp或IAn的其中一個的組合電流電平被配置以給輸入值DIG的相應位提供所期望電流電平。[0029]在有N個輸入位的一元配置中，X個相應電流舵型源被提供，每個都類似於電流舵型源400被配置，其中Dk和i3k響應於相應輸入位被同步轉換。對於每個電流舵型源400，每個相應M5器件尺寸大致相同，並且類似地，對於ICS也大致相同的相同DAC(LSB或MSB)中的每個電流舵型源400，每個相應M6器件尺寸大致相同。MSB DAC102中的ICS電流源是大於MSB DAC104中ICS電流源的所選因素。
[0030]在有N個輸入位的二元配置中，N個相應電流舵型源被提供，每個都類似於電流舵型源400被配置，其中Dk和5k響應於相應輸入位被同步轉換。M5和M6基於相同DAC (LSB
或MSB)中的相應電流舵型源400的位的位置分別被調整尺寸，其中ICS基於每個電流舵型源中M5和M6的相對尺寸。根據二元配置，從電流舵型源到下電流舵型源的ICS電流增大了兩倍以實現二元加權函數。
[0031]圖5是用於設置電流舵型源的偏置電壓VBl和VB2，並且還用於驅動VG電壓以確保電流舵型源的第一和第二控制節點402和404被驅動到共用主控制電壓VCm的「主」副本偏置網絡500的示意圖和方框圖。如上所述，電流舵型源400為每個數據位(位對)重用，而一個主副本偏置網絡500被提供給多個(或甚至所有)電流舵型源。主副本偏置網絡500包括主偏置網絡514，該偏置網絡包括第一和第二電流吸收(sink)器件CS1502和CS2504以及PMOS電晶體PB0、PB1、PB2和PB3。第一電流吸收器件CS1502通過PBO和PBl生成了第一偏置電流Ivbi，其中PBO和PBl串聯耦合於VDD和節點504之間。如圖所示，PBO的源極耦合於VDD以及漏極耦合於PBl的源極，PBl的漏極在生成了第一偏置電壓VBl的節點504處耦合於PBO的柵極。第二電流吸收器件CS2506通過二極體接法的PB2和PB3生成了第二偏置電流IVB2。如圖所示，PB2的源極耦合於VDD，漏極耦合於PB3的源極，以及PB2和PB3的柵極和PB3的漏極在生成了第二偏置電壓VB2的節點508處耦合在一起。VB2被提供給PBl的柵極。在一個實施例中，電流吸收器件CS1502和CS2506可以生成與溫度無關的電流電平，例如使用帶隙器件等等被配置。
[0032]副本數據電流源516通過使用PMOS器件PB4、PB5以及PB6被配置以生成至副本控制節點510的副本源電流ICSK。如圖所示，PB4的源極耦合於VDD，漏極耦合於PB5的源極，PB5的漏極耦合於PB6的源極。PB6的漏極耦合於節點510。PB4.PB5以及PB6的柵極分別接收了電壓VB1、VB2以及VDD。PB4.PB5以及PB6有效地複製了電流舵型源400的M6、M5以及M3或M4中的激活的一個的結構，其中ICS與ICSk成比例生成。
[0033]副本激活電流源518通過使用PMOS器件PB8和PB9被配置以生成至副本源節點510的副本激活電流IAK。如圖所示，PB8的源極耦合於VDD，漏極耦合於PB9的源極，PB9的漏極耦合於節點510。PB8和PB9的柵極分別接收了電壓VBl和VB2。PB8和PB9有效地複製了電流舵型源400的M8和M7或MlO和M9的結構，其中IAp和IAn與副本激活電流IAk成比例生成。
[0034]主緩衝放大器512在其正輸入處接收主控制電壓VCM，並且其負輸入耦合於節點510。放大器512的輸出斷言了耦合於另一個PMOS電晶體PB7的柵極的緩衝控制節點401上的VG信號。PB7的源極耦合於副本控制節點510，並且其漏極耦合於偏置節點處的偏置電阻器RB的一端，其中RB的另一端耦合於VSS。正如前面針對電流舵型源400所描述的，VG也被提供給緩衝器件Ml和M2的柵極。PB7充當了耦合於副本控制節點510的副本緩衝器件，其中副本控制節點510複製了第一和第二緩衝器件Ml和M2的偏置。
[0035]在操作中，放大器512控制了到PB7的VG的電壓電平，以便節點510生成大致與主控制電壓VCm相等的副本控制電壓VCK。VCm由另一個器件(未顯示)提供以創建VCk的所期望電壓電平。由於VG還被提供給第一和第二緩衝器件Ml和M2的柵極，放大器512進行操作以控制PB7、Ml以及M2電晶體分別將節點510、402和404的電壓VCK、VCp和VCn驅動到與主控制電壓VCm大致相等。特別是，放大器512調整VG以保持VCK、VCP和VCn與VCm大致相等，因此彼此大致相等。雖然第一和第二控制節點402和404都有效地彼此隔離，並且也與副本控制節點510隔離，主緩衝放大器512同時驅動了副本、第一和第二緩衝器件PB7、Ml以及M2以創建位於這些節點之間的「軟」耦合，以便副本、第一和第二控制節點510、402以及404都被驅動到與共用主控制電壓VCm相同的電壓電平。此外，放大器512在開關轉換期間保持了電壓VCK、VCp以及VCn相對恆定。
[0036]主副本偏置網絡500的主緩衝放大器512通過過程和溫度的改變調整VG，確保了恆定源電壓VCK、VCp以及VCN。這種功能有助於提供更大的能夠減小M3和M4開關電晶體的尺寸的電壓空間。這對於相對於相應LSB DAC有高於電流電平的MSB DAC來說特別有益。
[0037]由主副本偏置網絡500提供的副本偏置和由電平移位器300提供的電平移位分別有助於減少給定DAC (例如MSB DAC102和LSB DAC104其中一個或兩個)中的每個電流舵型源400的雜訊能量以及上升和下降時間失配。副本偏置啟用了不同閾值器件，而沒有引入任何可靠性問題，以實現具有降低的躍遷失配的非常快速上升和下降躍遷，以實現非常精確的臺階(step)。副本偏置和電平移位還減少了時鐘信號擺動以減少雜訊能量和降低上升/下降時間失配。
[0038]圖6是根據一個實施例實現的DAC600的簡化方框圖，其中該圖表示了 DAC102或104的其中一個並且說明了先前描述的功能電路之間的示例關係。表示了 MSB或LSB的其中一個的N個BIT被提供給轉換網絡602的相應輸入，該網絡可以根據一元或二元配置實現。對於一元配置，轉換網絡602可以以一種類似於轉換網絡200的方式被實現，其中轉換網絡200包括接收BIT並且給一組鎖存器(例如，鎖存器204)提供相應代碼位的解碼器(例
如，解碼器202)，其中所述轉換網絡提供了輸出代碼位Cj和相應反向代碼位^。在二元配
置中，轉換網絡602可以不包括將BIT直接提供給鎖存器的解碼器。轉換網絡602進行操
作以將每個BIT或代碼位轉換成j個代碼位對q和G中的相應的代碼位對，其相應轉換與
時鐘信號CLK的操作沿(上升沿或下降沿)轉換同步。
[0039]代碼位對Cj和巧』可以被提供給一組電平移位器604的相應輸入，每個都將一對相應代碼位Cj和G轉換成一對相應數據位對Dj和?3」。每個電平移位器604可以以一種類似於電平移位器300的方式被配置。電平移位可以被旁路，其中電平移位器604被配置為旁路(例如，VDD_LS=VDD以及VSS_LSM=VSS)，以便代碼位對Cj和巧.未經更改地通過而作為代
碼位對&和氐。或者，電平移位器604沒有被提供或代碼位對&和直接通過而作為代碼位對Dj和5j。
[0040]數據位對Dj和石丨被提供給一組電流舵型源606的各自輸入，其共同地提供了第一和第二輸出電流IOp和10N。輸出電流IOp和IOn可以被提供給相應求和節點，用於以類似於圖1所顯示的方式生成相應輸出電壓。每個電流舵型源606可以以大致相同於或類似於電流舵型源400的方式被配置。主副本偏置網絡608被提供以提供用於偏置每個電流舵型源606的偏置電壓(例如，VB1、VB2)。此外，主副本偏置網絡608接收了共用主控制電壓VCm並且給每個電流舵型源606提供了 VG電壓。主副本偏置網絡608可以以大致相同於或類似於主副本偏置網絡500的方式被配置。
[0041]本文所述的具有減少的雜訊能量的電流舵型源可以被用於要求非常低雜訊DAC的電子系統。該DAC可以通過源自數字斜坡的非常精確的臺階尺寸為壓控振蕩器(VC0，未顯示)生成模擬下降斜坡信號。所實現的輸出臺階的精確度小於12位的DAC的0.05LSB。下降臺階的下降時間失配在整個斜坡範圍中小於I納秒(ns)。
[0042]根據一個實施例，數模轉換器包括至少一個電流舵型源和主副本偏置網絡。每個電流舵型源包括給源節點提供了源電流的數據電流源、第一和第二開關、第一和第二緩衝器件、以及第一和第二激活電流源。所述第一開關有耦合於所述源節點的第一端子和耦合於第一控制節點的第二端子。所述第二開關有耦合於所述源節點的第一端子和耦合於第二控制節點的第二端子，其中所述第一和第二開關分別由數據位和反向數據位控制，這些數據位和反向數據位被共同配置以每次激活所述第一和第二開關的其中一個以將所述源電流引至所述第一和第二控制節點的所選的其中一個。所述第一緩衝器件有耦合於所述第一控制節點的第一端子和耦合於第一電流輸出節點的第二端子。所述第二緩衝器件有耦合於所述第二控制節點的第一端子和耦合於第二電流輸出節點的第二端子。所述第一激活電流源被配置以通過所述第一控制節點給所述第一緩衝器件提供第一激活電流。所述第二激活電流源被配置以通過所述第二控制節點給所述第二緩衝器件提供第二激活電流。所述主副本偏置網絡包括副本緩衝器件和主緩衝放大器。所述副本緩衝器件耦合於副本控制節點並且被配置以複製所述第一和第二緩衝器件的至少其中一個的偏置。所述主緩衝放大器有被配置以並行驅動所述第一和第二緩衝器件以及所述副本緩衝器件的輸出，以保持所述第一、第二和副本控制節點處於一個共用主控制電壓。
[0043]根據一個實施例，一種引導數模轉換器的電流的方法包括給源節點提供了源電流；基於數據位的狀態，將所述源電流引至第一和第二控制節點的其中一個；使用第一緩衝器件在所述第一控制節點和第一輸出節點之間緩衝電流以及使用第二緩衝器件在所述第二控制節點和第二輸出節點之間緩衝電流；當所述源電流通過所述第二緩衝器件被引至所述第二控制節點的時候，以足以保持所述第一緩衝器件激活的電平給所述第一控制節點提供了第一激活電流，以及當所述源電流通過所述第一緩衝器件被引至所述第一控制節點的時候，以足以保持所述第二緩衝器件激活的電平給所述第二控制節點提供了第二激活電流；給耦合於副本偏置器件的副本控制節點提供副本源電流，其中所述副本源電流複製了所述源電流；給所述副本控制節點提供了副本激活電流，其中所述副本激活電流複製了所述第一和第二激活電流的至少其中一個；以及用接收了主控制電壓並且有與所述副本控制節點耦合的反饋的緩衝放大器並行地驅動所述第一緩衝器件、所述第二緩衝器件以及所述副本緩衝器件，以驅動所述第一、第二以及副本控制節點到所述主控制電壓的電壓電平。
[0044]雖然參照具體實施例描述了本發明，在不脫離如以下權利要求所陳述的本發明範圍的情況下，可以進行各種修改以及變化。因此，說明書以及附圖被認為是說明性而不是限制性的，並且所有這些修改意圖包括在本發明範圍內。本文關於具體實施例所描述的任何好處、優點或解決方案都不旨在被解釋為任何或所有權利要求的關鍵的、必需的、或本質特徵或元素。除非另有說明，使用術語如「第一」以及「第二」是用於任意區分這些術語描述的元素的。因此，這些術語不一定表示這些元素的時間或其它優先次序。
【權利要求】
1.一種數模轉換器，包括: 至少一個電流舵型源，每個包括: 數據電流源，給源節點提供源電流； 第一開關，有耦合於所述源節點的第一端子和耦合於第一控制節點的第二端子；以及第二開關，有耦合於所述源節點的第一端子和耦合於第二控制節點的第二端子，其中所述第一和第二開關分別由數據位和反向數據位控制，所述數據位和反向數據位被共同配置以每次激活所述第一和第二開關的其中一個以將所述源電流引至所述第一和第二控制節點的所選的其中一個； 第一緩衝器件，有耦合於所述第一控制節點的第一端子和耦合於第一電流輸出節點的第二端子；以及第二緩衝器件，有耦合於所述第二控制節點的第一端子和耦合於第二電流輸出節點的第二端子； 第一激活電流源，被配置以通過所述第一控制節點給所述第一緩衝器件提供第一激活電流；以及第二激活電流源，被配置以通過所述第二控制節點給所述第二緩衝器件提供第二激活電流；以及 主副本偏置網絡，包括: 副本緩衝器件，耦合於副本控制節點並且被配置以複製所述第一和第二緩衝器件的至少其中一個的偏置；以及 主緩衝放大器，有被配置以並行地驅動所述第一和第二緩衝器件以及所述副本緩衝器件的輸出，以保持所述第一、第二和副本控制節點處於共用主控制電壓。
2.根據權利要求1所述的數模轉換器，其中所述主副本偏置網絡還包括: 副本數據電流源，被配置以複製所述數據電流源並且給所述副本控制節點提供副本源電流；以及 副本激活電流源，被配置以複製所述第一和第二激活電流源的至少其中一個並且給所述副本控制節點提供副本激活電流。
3.根據權利要求1所述的數模轉換器，其中所述第一開關包括:有耦合於所述源節點的第一電流端子、有 耦合於所述第一控制節點的第二電流端子以及有接收所述數據位的控制端子的第一電晶體，並且其中所述第二開關包括:有耦合於所述源節點的第一電流端子、有耦合於所述第二控制節點的第二電流端子以及有接收所述反向數據位的控制端子的第二電晶體。
4.根據權利要求1所述的數模轉換器，其中所述第一緩衝器件包括:有耦合於所述第一控制節點的第一電流端子、有耦合於所述第一電流輸出節點的第二電流端子以及有耦合於緩衝控制節點的控制端子的第一電晶體，所述緩衝控制節點耦合於所述主緩衝放大器的輸出，其中所述第二緩衝器件包括:有耦合於所述第二控制節點的第一電流端子、有耦合於所述第二電流輸出節點的第二電流端子以及有耦合於所述緩衝控制節點的控制端子的第二電晶體，並且其中所述副本緩衝器件包括:有耦合於所述副本控制節點的第一電流端子、有耦合於偏置節點的第二電流端子以及有耦合於所述緩衝控制節點的控制端子的第三電晶體。
5.根據權利要求4所述數模轉換器，其中所述主緩衝放大器包括:有接收所述共用主控制電壓的非反向輸入、有耦合於所述副本控制節點的反向輸入以及有耦合於所述緩衝控制節點的輸出的運算放大器。
6.根據權利要求1所述的數模轉換器，還包括:接收代碼位和反向代碼位並且提供所述數據位和所述反向數據位的電平移位器，其中所述數據位和所述反向數據位分別是所述代碼位和所述反向代碼位的電壓移位版本。
7.根據權利要求1所述的數模轉換器，還包括:接收二進位輸入位和時鐘信號的鎖存器，其中所述鎖存器被配置為基於所述輸入二進位位在相反邏輯狀態之間的轉換將所述數據位和所述反向數據位的轉換同步至所述相反邏輯狀態。
8.根據權利要求1所述的數模轉換器，其中: 所述數據電流源包括:串聯耦合的有耦合於電源節點的第一電流端子、有耦合於所述源節點的第二電流端子以及分別接收第一和第二主偏置電壓的第一和第二控制端子的第一對電晶體； 其中所述第一激活電流源包括:串聯耦合的有耦合於所述電源節點的第一電流端子、有耦合於所述第一控制節點的第二電流端子以及有分別接收所述第一和第二主偏置電壓的第三和第四控制端子的第二對電晶體；以及 其中所述第二激活電流源包括:串聯耦合的有耦合於所述電源節點的第一電流端子、有耦合於所述第二控制節點的第二電流端子以及有分別接收所述第一和第二主偏置電壓的第五和第六控制端子的第三對電晶體。
9.根據權利要求8所述的數模轉換器，其中所述主副本偏置網絡還包括: 副本數據電流源，包括: 串聯耦合的有耦合於所述電源節點的第一電流端子、有耦合於中間節點的第二電流端子以及有分別接收所述第一和第二主偏置電壓的第七和第八控制端子的第四對電晶體；以及 有耦合於所述中間節點的第一電流端子、耦合於所述副本控制節點的第二電流端子以及有耦合於所述電源節點的控制節點的副本開關電晶體；並且 副本激活電流源包括:串聯耦合的有耦合於所述電源節點的第一電流端子、有耦合於所述副本控制節點的第二電流端子以及有分別接收所述第一和第二主偏置電壓的第九和第十控制端子的第五對電晶體。
10.根據權利要求9所述的數模轉換器，其中所述主副本偏置網絡還包括:被配置以基於第一和第二偏置電流生成所述第一和第二主偏置電壓的主偏置網絡。
11.根據權利要求1所述的數模轉換器，還包括: 轉換網絡，將多個輸入位轉換成多個數據位和相應的多個反向數據位；並且 其中所述至少一個電流舵型源包括多個電流舵型源，每個都接收了所述多個數據位和反向數據位中的相應的一對。
12.根據權利要求11所述的數模轉換器，其中所述轉換網絡包括多個用於改變所述多個數據位和所述多個反向數據位的轉換電壓電平的電平移位器。
13.根據權利要求11所述的數模轉換器，其中所述轉換網絡包括多個用於同步所述多個數據位和所述多個反向數據位之間的轉換的鎖存器。
14.根據權利要求11所述的數模轉換器，其中所述轉換網絡包括: 解碼器，將所述多個輸入位轉換成相應的多個代碼位；以及多個鎖存器，其中所述多個鎖存器的每個都將所述多個代碼位的相應的其中一個轉換成同步的數據位和反向數據位對。
15.一種引導數模轉換器的電流的方法，包括: 給源節點提供源電流； 基於數據位的狀態，將所述源電流引至第一和第二控制節點的其中一個； 使用第一緩衝 器件在所述第一控制節點和第一輸出節點之間緩衝電流以及使用第二緩衝器件在所述第二控制節點和第二輸出節點之間緩衝電流； 當所述源電流通過所述第二緩衝器件被引至所述第二控制節點的時候，以足以保持所述第一緩衝器件激活的電平給所述第一控制節點提供第一激活電流，以及當所述源電流通過所述第一緩衝器件被引至所述第一控制節點的時候，以足以保持所述第二緩衝器件激活的電平給所述第二控制節點提供第二激活電流。 給耦合於副本偏置器件的副本控制節點提供副本源電流，其中所述副本源電流複製了所述源電流； 給所述副本控制節點提供副本激活電流，其中所述副本激活電流複製了所述第一和第二激活電流的至少其中一個；以及 用接收了主控制電壓並且有與所述副本控制節點耦合的反饋的緩衝放大器並行地驅動所述第一緩衝器件、所述第二緩衝器件以及所述副本緩衝器件，以驅動所述第一、第二以及副本控制節點到所述主控制電壓的電壓電平。
16.根據權利要求15所述的方法，其中所述引導所述源電流包括:用數據位控制耦合於所述源節點和所述第一控制節點之間的第一開關以及用作為所述數據位的反向版本的反向數據位控制耦合於所述源節點和所述第二控制節點之間的第二開關。
17.根據權利要求16所述的方法，還包括:同步所述數據位與所述反向數據位的轉換。
18.根據權利要求16所述的方法，還包括:將所述數據位和所述反向數據位的電壓電平相對於第一和第二電源電壓的至少一個進行電平移位。
19.根據權利要求15所述的方法，還包括:接收輸入位和時鐘信號，並且基於所述輸入位的轉換用所述時鐘信號同步代碼位和反向代碼位之間的轉換。
20.根據權利要求19所述的方法，還包括:將所述數據位和反向數據位相對於所述代碼位和所述反向代碼位進行電壓電平移位。
【文檔編號】H03M1/66GK103929181SQ201410015971
【公開日】2014年7月16日 申請日期:2014年1月14日 優先權日:2013年1月16日
【發明者】M·N·U·迦比爾, B·布瑞斯韋爾, D·A·加裡逖 申請人:飛思卡爾半導體公司