一種用於無人機遙測、遙控和數傳系統的製作方法

2023-09-22 17:51:25

一種用於無人機遙測、遙控和數傳系統的製作方法
【專利摘要】本發明公開了一種用於無人機遙測、遙控和數傳系統，它包括地空寬帶通信模塊、地空窄帶通信模塊和地面間通信模塊，所述的地空寬帶通信模塊用於無人機偵察圖像和遙測數據的通信傳輸，所述的地空窄帶通信模塊用於無人機和車載終端、無人機和手持設備的遙控數據通信，所述的地面間通信模塊用於地面終端之間的通信。本發明提供一種用於無人機遙測、遙控和數傳系統，具有發射端功耗低、接收端數據處理精確等優點。
【專利說明】一種用於無人機遙測、遙控和數傳系統

【技術領域】
[0001 ] 本發明涉及一種用於無人機遙測、遙控和數傳系統。

【背景技術】
[0002]無人機具有費效比低、零傷亡和部署靈活等優點，可以幫助甚至是代替人類在很多場景中發揮作用，如災後的人員搜救、基礎設施監察等。無論在民用還是軍用領域，無人機均有著廣闊的應用和發展前景。
[0003]可遙測、遙控、數傳的無人機的系統包括空-地雙向通信和地-地雙向通信兩部分，按照傳輸數據類型進行劃分，可分為寬帶信號通信和窄帶信號通信兩種類型，其中寬帶信號為無人機偵察圖像數據傳輸業務和無人機遙測業務，窄帶信號為手持終端與無人機間遙控通信業務，手持終端與車載終端間通信業務。


【發明內容】

[0004]本發明的目的在於克服現有技術的不足，提供一種發射端功耗低、接收端數據處理精確的用於無人機遙測、遙控和數傳系統。
[0005]本發明的目的是通過以下技術方案來實現的:一種用於無人機遙測、遙控和數傳系統，它包括地空寬帶通信模塊、地空窄帶通信模塊和地面間通信模塊，所述的地空寬帶通信模塊用於無人機偵察圖像和遙測數據的通信傳輸，所述的地空窄帶通信模塊用於無人機和車載終端、無人機和手持設備的遙控數據通信，所述的地面間通信模塊用於地面終端之間的通信。
[0006]所述的地面間通信模塊為基於車載和手持設備的模塊，採用ISM頻段的工作頻率，發生功率為1-2W，通信距離在3000米左右。
[0007]所述的地空寬帶通信模塊包括用於無人機的寬帶發射端和用於地面設備的寬帶接收端；
所述的寬帶發射端包括第一 FPGA、DAC、高頻濾波電路和寬帶射頻發射模塊，第一 FPGA的數位訊號輸出與DAC連接，第一 FPGA的功率控制輸出與寬帶射頻發射模塊連接，DAC的輸出與高頻濾波電路連接，高頻濾波電路的輸出與寬帶射頻發射模塊連接；
所述的第一 FPGA包括交織模塊、組幀模塊、卷積編碼模塊、QPSK映射模塊、成型濾波模塊、DUC模塊和功率控制模塊，數據源輸入交織模塊，交織模塊的輸出與組幀模塊連接，組幀模塊的輸出與卷積編碼模塊連接，卷積編碼模塊的輸出與QPSK映射模塊連接，QPSK映射模塊的輸出與成型濾波模塊連接，成型濾波模塊的輸出與DUC模塊連接，DUC模塊的輸出與DAC連接，功率控制模塊的輸出與寬帶射頻發射模塊連接；
所述的寬帶接收端包括寬帶射頻接收模塊、中頻濾波模塊、ADC和第二 FPGA，寬帶射頻接收模塊接收來自外部的通信信號以及來自第二 FPGA的控制信號，寬帶射頻接收模塊的輸出與中頻濾波模塊連接，中頻濾波模塊的輸出與ADC連接，ADC的輸出與第二 FPGA連接，第二 FPGA的時鐘控制輸出與ADC連接，第二 FPGA的增益控制輸出與寬帶射頻接收模塊連接，第二 FPGA還通過內部接口輸出解調數據；
所述的第二 FPGA包括下變頻模塊、AGC控制模塊、小數抽取模塊、匹配濾波模塊、位同步模塊、頻偏同步模塊、頻域均衡模塊、解碼/判決模塊、解交織模塊和勻速緩衝模塊，下變頻模塊的輸入與ADC連接，下變頻模塊的輸出與AGC控制模塊連接，AGC控制模塊的增益控制輸出分與射頻接收模塊連接，AGC控制模塊的調解輸出與小數抽取模塊連接，小數抽取模塊的輸出與匹配濾波模塊連接，匹配濾波模塊的輸出與位同步模塊連接，位同步模塊的輸出與頻偏同步模塊連接，頻偏同步模塊的輸出與頻域均衡模塊連接，頻域均衡模塊的輸出與解碼/判決模塊連接，解碼/判決模塊的輸出與解交織模塊連接，解交織模塊的輸出與勻速緩衝模塊連接，勻速緩衝模塊的輸出通過內部接口輸出調解增益。
[0008]所述的地空窄帶通信模塊包括用於地面設備的窄帶發射端和用於無人機的窄帶接收端；
所述的窄帶發射端包括第二 FPGA、DAC、高頻濾波電路和窄帶射頻發射模塊，第二 FPGA的數位訊號輸出與DAC連接，第二 FPGA的功率控制輸出與窄帶射頻發射模塊連接，DAC的輸出與高頻濾波電路連接，高頻濾波電路的輸出與窄帶射頻發射模塊連接；
所述的第二 FPGA包括交織模塊、組幀模塊、卷積編碼模塊、QPSK映射模塊、成型濾波模塊、DUC模塊和功率控制模塊，數據源輸入交織模塊，交織模塊的輸出與組幀模塊連接，組幀模塊的輸出與卷積編碼模塊連接，卷積編碼模塊的輸出與QPSK映射模塊連接，QPSK映射模塊的輸出與成型濾波模塊連接，成型濾波模塊的輸出與DUC模塊連接，DUC模塊的輸出與DAC連接，功率控制模塊的輸出與窄帶射頻發射模塊連接；
所述的窄帶接收端包括窄帶射頻接收模塊、中頻濾波模塊、ADC和第一 FPGA窄帶射頻接收模塊接收來自外部的通信信號以及來自第一 FPGA的控制信號，窄帶射頻接收模塊的輸出與中頻濾波模塊連接，中頻濾波模塊的輸出與ADC連接，ADC的輸出與第一 FPGA連接，第一 FPGA的時鐘控制輸出與ADC連接，第一 FPGA的增益控制輸出與窄帶射頻接收模塊連接,第一 FPGA還通過內部接口輸出解調數據；
所述的第一 FPGA包括下變頻模塊、小數抽取模塊、粗頻偏校正模塊、窄帶濾波模塊、位同步模塊、頻偏同步模塊、解碼/判決模塊、解交織模塊和勻速緩衝模塊，下變頻模塊的輸入與ADC連接，下變頻模塊的輸出與小數抽取模塊連接，小數抽取模塊的輸出與粗頻偏校正模塊連接，粗頻偏校正模塊的輸出與窄帶濾波模塊連接，窄帶濾波模塊的輸出與位同步模塊連接，位同步模塊的輸出與頻偏同步模塊連接，頻偏同步模塊的輸出與解碼/判決模塊連接，解碼/判決模塊的輸出與解交織模塊連接，解交織模塊的輸出與勻速緩衝模塊連接，勻速緩衝模塊的輸出通過內部接口輸出解調增益。
[0009]所述的成型濾波模塊採用alhpa=0.5的根升餘弦濾波，階數範圍為48_52 ;所述的卷積編碼模塊的參數為(2，1，7)。
[0010]地空窄帶通信模塊和地空窄帶通信模塊相比有以下區別:
(O由於解擴後信號帶寬只有180kHz左右，而最高都卜勒頻偏達3kHz，在某些幹擾情況下，頻偏可能會超出常規的鎖相環捕獲帶之外，所以這裡將載波同步部分拆分成「粗頻偏校正」和「頻偏同步」兩個環節。
[0011](2)由於頻偏較大，DDC，實施的是稍微寬帶的濾波，保證信號譜不受損壞；在粗頻偏校正完成後，再進行一次窄帶濾波，進一步濾除殘餘的帶外噪聲。
[0012](3)窄帶信號的信號帶寬較小，不再使用SCFDE等均衡技術。
[0013]所述的AGC控制模塊向射頻接收模塊輸出AGC增益控制信號，AGC控制模塊還向小數抽取模塊輸出基帶信號。因本系統為非高速巡航，所以信號功率的變化比較緩慢，通過FPGA判斷再返回控制射頻的電路結構可滿足本系統的接收功率控制要求。
[0014]所述的下變頻模塊包括正交混頻電路、低通濾波電路和數控振蕩電路，正交混頻電路的輸入分別與外部輸入信號和數控振蕩電路連接，正交混頻電路輸出1、Q兩路信號至低通濾波電路，低通濾波電路輸出1、Q兩路信號至AGC控制模塊。所述的數控振蕩電路使用CORDIC算法，僅消耗少量的寄存器和加法器資源，不消耗RAM，資源損耗基本上可以忽略不計。
[0015]所述的粗頻偏校正模塊包括正交混頻電路、消除調製信息電路、FFT電路、譜線峰值搜索電路、計算頻偏電路和數控振蕩電路，正交混頻電路接收來自小數抽取模塊輸出的信號，正交混頻電路的輸出分別與窄帶濾波模塊和消除調製信息電路連接，消除調製信息電路的輸出與FFT電路連接，FFT電路的輸出與譜線峰值搜索電路連接，譜線峰值搜索電路的輸出與計算頻偏電路連接，計算頻偏電路的輸出與數控振蕩電路連接，數控振蕩電路的輸出與正交混頻電路連接。
[0016]輸入信號是4倍符號採樣率，進入4次方運算模塊，消除QPSK的調製信息，獲得單音頻點信息。經過FFT和譜線峰值搜索，即可獲取粗頻偏信息。其中FFT的點數使用2048點，可以獲得足夠低的殘餘頻偏，保證頻偏同步模塊的正常捕獲。校正一次後，後續幾次FFT得到的粗頻偏信息接近，峰值足夠，則認為已經穩定，無需再校正；否則認為系統失步，重新進行粗頻偏校正。
[0017]由於頻偏較大，DDC,實施的是稍微寬帶的濾波，保證信號譜不受損壞；在粗頻偏校正完成後，再進行一次窄帶濾波，進一步濾除殘餘的帶外噪聲。所述的窄帶濾波模塊用於進一步濾除殘餘的帶外噪聲。
[0018]位同步使用Gardner算法，對少量的殘餘頻偏不敏感(按照3kHz最大頻偏，4.5Mbaud/s左右波特率算,殘餘頻偏大約是碼元速率的0.1%左右)，可以位於頻率同步模塊之前。輸入數據進行小數倍內插/抽取後，得到4倍符號採樣率的信號；對4倍樣值信號進行gardner位定時誤差估計，得到瞬時誤差值，通過環路濾波器濾除高頻噪聲後，驅動NCO產生定時內插使能及內插參數；「Farrow定時內插」模塊使用farrow結構,插值得到準確的碼元判決點，最終通過輸出緩衝輸出；所述的Farrow結構是一種高效的多項式內插實現結構。
[0019]所述的位同步模塊包括輸入緩衝模塊、reg模塊、定時誤差估計模塊、環路濾波器、數控振蕩電路、定時內插模塊、輸出緩衝模塊和兩個移位寄存器，輸入緩衝模塊的輸入與窄帶濾波模塊連接，輸入緩衝模塊的輸出與reg模塊連接，reg模塊的輸出與其中一個移位寄存器連接，此移位寄存器的輸出與定時內插模塊連接，定時內插模塊的一路輸出與另一個移位寄存器連接，此移位寄存器的輸出與定時誤差模塊連接，定時誤差估計模塊的輸出與環路濾波器連接，環路濾波器的輸出與數控振蕩電路連接，數控振蕩電路的輸出與定時內插模塊連接，定時內插模塊的另一路輸出通過輸出緩衝模塊輸出數據。
[0020]所述的頻偏同步模塊包括正交混頻電路、數控振蕩電路、相位誤差估計電路和環路濾波電路，正交混頻電路、數控振蕩電路、相位誤差估計電路和環路濾波電路組成數字鎖相環，外部1、Q兩路輸入與位同步模塊連接，正交混頻電路的輸出分別與相位誤差估計電路和解碼/判決模塊連接，相位誤差估計電路的輸出與環路濾波電路連接，環路濾波電路的輸出與數控振蕩電路連接，數控振蕩電路的輸出與正交混頻電路連接，所述的數控振蕩電路實用DDS算法。所述的數控振蕩電路實用DDS算法，而不是cordic算法，因為FPGA中cordic邏輯的時序延時量較大，導致環路延遲大，影響頻偏捕獲能力，而DDS只有I到3個elk的延時，可以保證環路捕獲行為和跟蹤行為的性能。
[0021]頻域均衡採用單載波頻域均衡技術，將信號變換到頻域進行信道估計和均衡，均衡完後再變換回時域；所述的頻域均衡模塊包括三個FFT模塊即FFT1、FFT2和FFT3、二個IFFT模塊即IFFTl和IFFT2、獨特字搜索模塊、信道估計模塊、本地獨特字模塊、補O模塊和信道均衡模塊，輸入信號分別與FFTl和獨特字搜索模塊連接，本地關鍵字模塊的輸出與FFT2連接，獨特字搜索模塊、FFTl和FFT2的輸出與信道估計模塊連接，信道估計模塊的輸出與IFFTl連接，IFFTl的輸出與補O模塊連接，補O模塊的輸出與FFT3模塊連接，FFTI和FFT3的輸出與信道均衡模塊連接，信道均衡模塊與IFFT2連接，IFFT2輸出信號。
[0022]所述的解碼/判決模塊使用維特比軟判決算法，所述的解交織模塊用於實現簡單的緩衝讀寫。
[0023]所述的勻速緩衝模塊包括數據緩衝模塊、緩衝量監測模塊、環路濾波模塊和數控振蕩模塊，數據緩衝模塊接收輸入數據和輸入時鐘，數據緩衝模塊的一路輸出與緩衝量監測模塊連接，數據緩衝模塊的另一路輸出輸出數據，緩衝量監測模塊的輸出與環路濾波模塊連接，環路濾波模塊的輸出與數控振蕩模塊連接，數控振蕩模塊的一路輸出與數據緩衝模塊連接，數控振蕩模塊的另一路輸出時鐘信號。
[0024]所述的寬帶射頻接收模塊和寬帶射頻發射模塊所集成的機載射頻模塊、窄帶射頻接收模塊和窄帶射頻發射模塊所集成的地面端射頻模塊結構相同，包括雙工器、發送端處理模塊、接收端處理模塊和驅動模塊，所述雙工器的用於接收和發送數據，所述的發送端處理模塊的輸出與雙工器連接，接收端處理模塊的輸入與雙工器連接，驅動模塊的輸出分別與發送端處理模塊和接收端處理模塊連接；
所述的驅動模塊包括晶振、本振、功分模塊、兩個驅動放大模塊和驅動器，本振的兩路輸入分別與晶振和SPI碼連接,本振的輸出與功分模塊連接,功分模塊的兩路輸出分別與兩個驅動放大模塊連接，兩個驅動放大模塊的輸出分別與發送端處理模塊和接收端處理模塊連接，驅動器的輸出與發送端處理模塊連接，所述的驅動器輸出5位並行控制碼；
所述的發射端處理模塊包括混頻模塊、濾波模塊、放大模塊、數控衰減模塊、驅放模塊和功放模塊，混頻模塊的一路輸入為中頻信號，混頻模塊的另一路輸入與驅動模塊中的其中一個驅動放大模塊連接，混頻模塊的輸出與濾波模塊連接，濾波模塊的輸出與放大模塊連接，放大模塊的輸出和驅動模塊的驅動器的輸出均與數控衰減模塊連接，數控衰減模塊的輸出與驅放模塊連接，驅放模塊的輸出與功放模塊連接，功放模塊的輸出與雙工器連接;
所述的接收端處理模塊包括低噪放大模塊、濾波模塊、放大模塊、混頻模塊、濾波模塊和放大模塊，低噪放大模塊的輸入與雙工器連接，低噪放大模塊的輸出與濾波模塊連接，濾波模塊的輸出與放大模塊連接，放大模塊的輸出和驅動模塊的另一個驅動放大模塊的輸出均與混頻模塊連接，混頻模塊的輸出與濾波模塊連接，濾波模塊與放大模塊連接，放大模塊輸出信號。
[0025]本發明的有益效果是:
地空窄帶通信模塊=(I)ADC輸入的信號經過下變頻得到基帶信號，下變頻中的數控振蕩電路使用CORDIC算法實現，僅消耗少量的寄存器和加法器資源，不消耗RAM，資源損耗基本上可以忽略不計；(2)基帶信號進行小數倍抽取，得到4倍碼元速率的信號樣值，再進行匹配濾波，這樣做的好處是利於匹配濾波係數的計算；(3)由於解擴後信號帶寬只有180kHz左右，而最高都卜勒頻偏達3kHz，在某些幹擾情況下，頻偏可能會超出常規的鎖相環捕獲帶之外，所以這裡將載波同步部分拆分成「粗頻偏校正」和「頻偏同步」兩個環節；
(4)由於頻偏較大，DDC，實施的是稍微寬帶的濾波，保證信號譜不受損壞；(5)在粗頻偏校正完成後，再進行一次窄帶濾波，進一步濾除殘餘的帶外噪聲；(6)窄帶信號信號帶寬較小，不再使用SCFDE等均衡技術，節約成本；(7)判決後的比特信息經過信道解碼，得到糾錯後的結果，為了支持遙測的精確時標，解調數據將進行勻速輸出；
對於地空寬帶通信模塊=(I)ADC輸入的信號經過下變頻得到基帶信號，下變頻中的數控振蕩電路使用CORDIC算法實現，僅消耗少量的寄存器和加法器資源，不消耗RAM，資源損耗基本上可以忽略不計；(2)基帶信號進行小數倍抽取，得到4倍碼元速率的信號樣值，再進行匹配濾波，這樣做的好處是利於成型匹配濾波器係數的計算；(3)匹配後的信號進入位同步和頻偏同步模塊，完成基本的同步解調，由於DDC後殘餘頻偏為碼元速率的0.1%左右，頻偏同步模塊的接收算法無需考慮粗頻偏同步，直接進行頻偏跟蹤即可，頻偏跟蹤中的數控振蕩電路的實現使用的是DDS,而不是cordic算法，因為FPGA中cordic邏輯的時序延時量較大，導致環路延遲大，影響頻偏捕獲能力，而DDS只有I到3個elk的延時，可以保證環路捕獲行為和跟蹤行為的性能；(4)隨後，使用頻域均衡技術進行信道解卷，再進行碼元判決，保證整體的解調信噪比，頻域均衡採用單載波頻域均衡技術，將信號變換到頻域進行信道估計和均衡，均衡完後再變換回時域；(5)判決後的比特信息經過信道解碼，得到糾錯後的結果，為了支持遙測的精確時標，解調數據將進行勻速輸出；
對於寬帶射頻接收模塊和寬帶射頻發射模塊所集成的機載射頻模塊、窄帶射頻接收模塊和窄帶射頻發射模塊所集成的地面端射頻模塊結構相同，生產方便；
寬帶發射端和窄帶接收端共用同一個FPGA，寬帶接收端和窄帶發射端共用同一個FPGA。

【專利附圖】

【附圖說明】
[0026]圖1為本發明結構方框圖；
圖2為地空寬帶通信模塊結構圖；
圖3為寬帶發射端第一 FPGA功能模塊結構圖；
圖4為寬帶接收端第二 FPGA功能模塊結構圖；
圖5為地空窄帶通信模塊結構圖；
圖6為窄帶發射端第二 FPGA功能模塊結構圖；
圖7為窄帶接收端第一 FPGA功能模塊結構圖；
圖8為下變頻|吳塊結構圖；
圖9為粗頻偏校正模塊結構圖； 圖10為位同步模塊結構圖；
圖11為頻偏同步模塊結構圖；
圖12為頻域均衡模塊結構圖；
圖13為勻速緩衝模塊結構圖；
圖14為寬帶射頻發射模塊和寬帶射頻接收模塊結構圖；
圖15為窄帶射頻發射模塊和窄帶射頻接收模塊結構圖。

【具體實施方式】
[0027]下面結合附圖進一步詳細描述本發明的技術方案:如圖1所示，一種用於無人機遙測、遙控和數傳系統，它包括地空寬帶通信模塊、地空窄帶通信模塊和地面間通信模塊，所述的地空寬帶通信模塊用於無人機偵察圖像和遙測數據的通信傳輸，所述的地空窄帶通信模塊用於無人機和車載終端、無人機和手持設備的遙控數據通信，所述的地面間通信模塊用於地面終端之間的通信。
[0028]所述的地面間通信模塊為基於車載和手持設備的模塊，採用ISM頻段的工作頻率，發生功率為1-2W，通信距離在3000米左右。
[0029]如圖2所示，所述的地空寬帶通信模塊包括用於無人機的寬帶發射端和用於地面設備的寬帶接收端；
如圖2所示，所述的寬帶發射端包括第一 FPGA、DAC、高頻濾波電路和寬帶射頻發射模塊，第一 FPGA的數位訊號輸出與DAC連接，第一 FPGA的功率控制輸出與寬帶射頻發射模塊連接，DAC的輸出與高頻濾波電路連接，高頻濾波電路的輸出與寬帶射頻發射模塊連接；如圖3所示，所述的第一 FPGA包括交織模塊、組幀模塊、卷積編碼模塊、QPSK映射模塊、成型濾波模塊、DUC模塊和功率控制模塊，數據源輸入交織模塊，交織模塊的輸出與組幀模塊連接，組幀模塊的輸出與卷積編碼模塊連接，卷積編碼模塊的輸出與QPSK映射模塊連接，QPSK映射模塊的輸出與成型濾波模塊連接，成型濾波模塊的輸出與DUC模塊連接，DUC模塊的輸出與DAC連接，功率控制模塊的輸出與寬帶射頻發射模塊連接；
如圖2所示，所述的寬帶接收端包括寬帶射頻接收模塊、中頻濾波模塊、ADC和第二FPGA，寬帶射頻接收模塊接收來自外部的通信信號以及來自第二 FPGA的控制信號，寬帶射頻接收模塊的輸出與中頻濾波模塊連接，中頻濾波模塊的輸出與ADC連接，ADC的輸出與第二 FPGA連接，第二 FPGA的時鐘控制輸出與ADC連接，第二 FPGA的增益控制輸出與寬帶射頻接收模塊連接，第二 FPGA還通過內部接口輸出解調數據；
如圖4所示，所述的第二 FPGA包括下變頻模塊、AGC控制模塊、小數抽取模塊、匹配濾波模塊、位同步模塊、頻偏同步模塊、頻域均衡模塊、解碼/判決模塊、解交織模塊和勻速緩衝模塊，下變頻模塊的輸入與ADC連接，下變頻模塊的輸出與AGC控制模塊連接，AGC控制模塊的增益控制輸出分與射頻接收模塊連接，AGC控制模塊的調解輸出與小數抽取模塊連接，小數抽取模塊的輸出與匹配濾波模塊連接，匹配濾波模塊的輸出與位同步模塊連接，位同步模塊的輸出與頻偏同步模塊連接，頻偏同步模塊的輸出與頻域均衡模塊連接，頻域均衡模塊的輸出與解碼/判決模塊連接，解碼/判決模塊的輸出與解交織模塊連接，解交織模塊的輸出與勻速緩衝模塊連接，勻速緩衝模塊的輸出通過內部接口輸出調解增益。
[0030]如圖5所示，所述的地空窄帶通信模塊包括用於地面設備的窄帶發射端和用於無人機的窄帶接收端；
如圖5所示，所述的窄帶發射端包括第二 FPGA、DAC、高頻濾波電路和窄帶射頻發射模塊，第二 FPGA的數位訊號輸出與DAC連接，第二 FPGA的功率控制輸出與窄帶射頻發射模塊連接，DAC的輸出與高頻濾波電路連接，高頻濾波電路的輸出與窄帶射頻發射模塊連接；如圖6所示，所述的第二 FPGA包括交織模塊、組幀模塊、卷積編碼模塊、QPSK映射模塊、成型濾波模塊、DUC模塊和功率控制模塊，數據源輸入交織模塊，交織模塊的輸出與組幀模塊連接，組幀模塊的輸出與卷積編碼模塊連接，卷積編碼模塊的輸出與QPSK映射模塊連接，QPSK映射模塊的輸出與成型濾波模塊連接，成型濾波模塊的輸出與DUC模塊連接，DUC模塊的輸出與DAC連接，功率控制模塊的輸出與窄帶射頻發射模塊連接；
如圖5所示，所述的窄帶接收端包括窄帶射頻接收模塊、中頻濾波模塊、ADC和第一FPGA窄帶射頻接收模塊接收來自外部的通信信號以及來自第一 FPGA的控制信號，窄帶射頻接收模塊的輸出與中頻濾波模塊連接，中頻濾波模塊的輸出與ADC連接，ADC的輸出與第一FPGA連接，第一 FPGA的時鐘控制輸出與ADC連接，第一 FPGA的增益控制輸出與窄帶射頻接收模塊連接，第一 FPGA還通過內部接口輸出解調數據；
如圖7所示，所述的第一 FPGA包括下變頻模塊、小數抽取模塊、粗頻偏校正模塊、窄帶濾波模塊、位同步模塊、頻偏同步模塊、解碼/判決模塊、解交織模塊和勻速緩衝模塊，下變頻模塊的輸入與ADC連接，下變頻模塊的輸出與小數抽取模塊連接，小數抽取模塊的輸出與粗頻偏校正模塊連接，粗頻偏校正模塊的輸出與窄帶濾波模塊連接，窄帶濾波模塊的輸出與位同步模塊連接，位同步模塊的輸出與頻偏同步模塊連接，頻偏同步模塊的輸出與解碼/判決模塊連接，解碼/判決模塊的輸出與解交織模塊連接，解交織模塊的輸出與勻速緩衝模塊連接，勻速緩衝模塊的輸出通過內部接口輸出解調增益。
[0031]所述的成型濾波模塊採用alhpa=0.5的根升餘弦濾波，階數範圍為48_52 ;所述的卷積編碼模塊的參數為(2，1，7)。
[0032]地空窄帶通信模塊和地空窄帶通信模塊相比有以下區別:
(O由於解擴後信號帶寬只有180kHz左右，而最高都卜勒頻偏達3kHz，在某些幹擾情況下，頻偏可能會超出常規的鎖相環捕獲帶之外，所以這裡將載波同步部分拆分成「粗頻偏校正」和「頻偏同步」兩個環節。
[0033](2)由於頻偏較大，DDC,實施的是稍微寬帶的濾波，保證信號譜不受損壞；在粗頻偏校正完成後，再進行一次窄帶濾波，進一步濾除殘餘的帶外噪聲。
[0034](3)窄帶信號的信號帶寬較小，不再使用SCFDE等均衡技術。
[0035]所述的AGC控制模塊向射頻接收模塊輸出AGC增益控制信號，AGC控制模塊還向小數抽取模塊輸出基帶信號。因本系統為非高速巡航，所以信號功率的變化比較緩慢，通過FPGA判斷再返回控制射頻的電路結構可滿足本系統的接收功率控制要求。
[0036]如圖8所示，所述的下變頻模塊包括正交混頻電路、低通濾波電路和數控振蕩電路，正交混頻電路的輸入分別與外部輸入信號和數控振蕩電路連接，正交混頻電路輸出1、Q兩路信號至低通濾波電路，低通濾波電路輸出1、Q兩路信號至AGC控制模塊。所述的數控振蕩電路使用CORDIC算法，僅消耗少量的寄存器和加法器資源，不消耗RAM，資源損耗基本上可以忽略不計。
[0037]如圖9所示，所述的粗頻偏校正模塊包括正交混頻電路、消除調製信息電路、FFT電路、譜線峰值搜索電路、計算頻偏電路和數控振蕩電路，正交混頻電路接收來自小數抽取模塊輸出的信號，正交混頻電路的輸出分別與窄帶濾波模塊和消除調製信息電路連接，消除調製信息電路的輸出與FFT電路連接，FFT電路的輸出與譜線峰值搜索電路連接，譜線峰值搜索電路的輸出與計算頻偏電路連接，計算頻偏電路的輸出與數控振蕩電路連接，數控振蕩電路的輸出與正交混頻電路連接。
[0038]輸入信號是4倍符號採樣率，進入4次方運算模塊，消除QPSK的調製信息，獲得單音頻點信息。經過FFT和譜線峰值搜索，即可獲取粗頻偏信息。其中FFT的點數使用2048點，可以獲得足夠低的殘餘頻偏，保證頻偏同步模塊的正常捕獲。校正一次後，後續幾次FFT得到的粗頻偏信息接近，峰值足夠，則認為已經穩定，無需再校正；否則認為系統失步，重新進行粗頻偏校正。
[0039]由於頻偏較大，DDC,實施的是稍微寬帶的濾波，保證信號譜不受損壞；在粗頻偏校正完成後，再進行一次窄帶濾波，進一步濾除殘餘的帶外噪聲。所述的窄帶濾波模塊用於進一步濾除殘餘的帶外噪聲。
[0040]位同步使用Gardner算法，對少量的殘餘頻偏不敏感(按照3kHz最大頻偏，4.5Mbaud/s左右波特率算,殘餘頻偏大約是碼元速率的0.1%左右)，可以位於頻率同步模塊之前。輸入數據進行小數倍內插/抽取後，得到4倍符號採樣率的信號；對4倍樣值信號進行gardner位定時誤差估計，得到瞬時誤差值，通過環路濾波器濾除高頻噪聲後，驅動NCO產生定時內插使能及內插參數；「Farrow定時內插」模塊使用farrow結構,插值得到準確的碼元判決點，最終通過輸出緩衝輸出；所述的Farrow結構是一種高效的多項式內插實現結構。
[0041]如圖10所示，所述的位同步模塊包括輸入緩衝模塊、reg模塊、定時誤差估計模塊、環路濾波器、數控振蕩電路、定時內插模塊、輸出緩衝模塊和兩個移位寄存器，輸入緩衝模塊的輸入與窄帶濾波模塊連接，輸入緩衝模塊的輸出與reg模塊連接，reg模塊的輸出與其中一個移位寄存器連接，此移位寄存器的輸出與定時內插模塊連接，定時內插模塊的一路輸出與另一個移位寄存器連接，此移位寄存器的輸出與定時誤差模塊連接，定時誤差估計模塊的輸出與環路濾波器連接，環路濾波器的輸出與數控振蕩電路連接，數控振蕩電路的輸出與定時內插模塊連接，定時內插模塊的另一路輸出通過輸出緩衝模塊輸出數據。
[0042]如圖11所示，所述的頻偏同步模塊為精頻偏同步，包括正交混頻電路、數控振蕩電路、相位誤差估計電路和環路濾波電路,正交混頻電路、數控振蕩電路、相位誤差估計電路和環路濾波電路組成數字鎖相環，外部1、Q兩路輸入與位同步模塊連接，正交混頻電路的輸出分別與相位誤差估計電路和解碼/判決模塊連接，相位誤差估計電路的輸出與環路濾波電路連接，環路濾波電路的輸出與數控振蕩電路連接，數控振蕩電路的輸出與正交混頻電路連接，所述的數控振蕩電路實用DDS算法。所述的數控振蕩電路實用DDS算法，而不是cordic算法，因為FPGA中cordic邏輯的時序延時量較大,導致環路延遲大，影響頻偏捕獲能力，而DDS只有I到3個elk的延時，可以保證環路捕獲行為和跟蹤行為的性能。
[0043]如圖12所示，頻域均衡採用單載波頻域均衡技術，將信號變換到頻域進行信道估計和均衡，均衡完後再變換回時域；所述的頻域均衡模塊包括三個FFT模塊即FFTl、FFT2和FFT3、二個IFFT模塊即IFFTl和IFFT2、獨特字搜索模塊、信道估計模塊、本地獨特字模塊、補O模塊和信道均衡模塊，輸入信號分別與FFTl和獨特字搜索模塊連接，本地關鍵字模塊的輸出與FFT2連接，獨特字搜索模塊、FFTl和FFT2的輸出與信道估計模塊連接，信道估計模塊的輸出與IFFTl連接，IFFTl的輸出與補O模塊連接，補O模塊的輸出與FFT3模塊連接，FFTl和FFT3的輸出與信道均衡模塊連接，信道均衡模塊與IFFT2連接，IFFT2輸出信號。
[0044]所述的解碼/判決模塊使用維特比軟判決算法，所述的解交織模塊用於實現簡單的緩衝讀寫。
[0045]如圖13所示，所述的勻速緩衝模塊包括數據緩衝模塊、緩衝量監測模塊、環路濾波模塊和數控振蕩模塊，數據緩衝模塊接收輸入數據和輸入時鐘，數據緩衝模塊的一路輸出與緩衝量監測模塊連接，數據緩衝模塊的另一路輸出輸出數據，緩衝量監測模塊的輸出與環路濾波模塊連接，環路濾波模塊的輸出與數控振蕩模塊連接，數控振蕩模塊的一路輸出與數據緩衝模塊連接，數控振蕩模塊的另一路輸出時鐘信號。
[0046]如圖14和圖15所示，所述的寬帶射頻接收模塊和寬帶射頻發射模塊所集成的機載射頻模塊、窄帶射頻接收模塊和窄帶射頻發射模塊所集成的地面端射頻模塊結構相同，包括雙工器、發送端處理模塊、接收端處理模塊和驅動模塊，所述雙工器的用於接收和發送數據，所述的發送端處理模塊的輸出與雙工器連接，接收端處理模塊的輸入與雙工器連接，驅動模塊的輸出分別與發送端處理模塊和接收端處理模塊連接；
所述的驅動模塊包括晶振、本振、功分模塊、兩個驅動放大模塊和驅動器，本振的兩路輸入分別與晶振和SPI碼連接,本振的輸出與功分模塊連接,功分模塊的兩路輸出分別與兩個驅動放大模塊連接，兩個驅動放大模塊的輸出分別與發送端處理模塊和接收端處理模塊連接，驅動器的輸出與發送端處理模塊連接，所述的驅動器輸出5位並行控制碼；
所述的發射端處理模塊包括混頻模塊、濾波模塊、放大模塊、數控衰減模塊、驅放模塊和功放模塊，混頻模塊的一路輸入為中頻信號，混頻模塊的另一路輸入與驅動模塊中的其中一個驅動放大模塊連接，混頻模塊的輸出與濾波模塊連接，濾波模塊的輸出與放大模塊連接，放大模塊的輸出和驅動模塊的驅動器的輸出均與數控衰減模塊連接，數控衰減模塊的輸出與驅放模塊連接，驅放模塊的輸出與功放模塊連接，功放模塊的輸出與雙工器連接;
所述的接收端處理模塊包括低噪放大模塊、濾波模塊、放大模塊、混頻模塊、濾波模塊和放大模塊，低噪放大模塊的輸入與雙工器連接，低噪放大模塊的輸出與濾波模塊連接，濾波模塊的輸出與放大模塊連接，放大模塊的輸出和驅動模塊的另一個驅動放大模塊的輸出均與混頻模塊連接，混頻模塊的輸出與濾波模塊連接，濾波模塊與放大模塊連接，放大模塊輸出信號。
[0047]如圖14和圖15所示，在發射通道，70 MHz (上行遙控信號)/160MHz (下行遙測/圖像信號)中頻信號進入本模塊後，經與變頻本振混頻變至1430MHz (上行遙控信號)/1520±40MHz (下行遙測/圖像信號)內(每個無人機佔用7MHz帶寬，共5組無人機，頻段間隔約10MHz，即佔用80MHz帶寬)，經放大後進行數控衰減，衰減範圍為30dB，使信號具有30dB動態範圍。然後將信號放大到IW作為下行信號輸出。其中數控衰減器需5位並行碼控制，本振需SPI碼控制。
[0048]在接收通道，1430MHz (上行遙控信號)/1520±40MHz (下行遙測/圖像信號)信號經低噪放大後濾波再放大，混頻到70±2MHz/160±4MHz中頻。將中頻放大後輸出，輸出功率為-5dBm?OdBm。
【權利要求】
1.一種用於無人機遙測、遙控和數傳系統，其特徵在於:它包括地空寬帶通信模塊、地空窄帶通信模塊和地面間通信模塊，所述的地空寬帶通信模塊用於無人機偵察圖像和遙測數據的通信傳輸，所述的地空窄帶通信模塊用於無人機和車載終端、無人機和手持設備的遙控數據通信，所述的地面間通信模塊用於地面終端之間的通信。
2.根據權利要求1所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的地空寬帶通信模塊包括用於無人機的寬帶發射端和用於地面設備的寬帶接收端； 所述的寬帶發射端包括第一 FPGA、DAC、高頻濾波電路和寬帶射頻發射模塊，第一 FPGA的數位訊號輸出與DAC連接，第一 FPGA的功率控制輸出與寬帶射頻發射模塊連接，DAC的輸出與高頻濾波電路連接，高頻濾波電路的輸出與寬帶射頻發射模塊連接； 所述的第一 FPGA包括交織模塊、組幀模塊、卷積編碼模塊、QPSK映射模塊、成型濾波模塊、DUC模塊和功率控制模塊，數據源輸入交織模塊，交織模塊的輸出與組幀模塊連接，組幀模塊的輸出與卷積編碼模塊連接，卷積編碼模塊的輸出與QPSK映射模塊連接，QPSK映射模塊的輸出與成型濾波模塊連接，成型濾波模塊的輸出與DUC模塊連接，DUC模塊的輸出與DAC連接，功率控制模塊的輸出與寬帶射頻發射模塊連接； 所述的寬帶接收端包括寬帶射頻接收模塊、中頻濾波模塊、ADC和第二 FPGA，寬帶射頻接收模塊接收來自外部的通信信號以及來自第二 FPGA的控制信號，寬帶射頻接收模塊的輸出與中頻濾波模塊連接，中頻濾波模塊的輸出與ADC連接，ADC的輸出與第二 FPGA連接，第二 FPGA的時鐘控制輸出與ADC連接，第二 FPGA的增益控制輸出與寬帶射頻接收模塊連接，第二 FPGA還通過內部接口輸出解調數據； 所述的第二 FPGA包括下變頻模塊、AGC控制模塊、小數抽取模塊、匹配濾波模塊、位同步模塊、頻偏同步模塊、頻域均衡模塊、解碼/判決模塊、解交織模塊和勻速緩衝模塊，下變頻模塊的輸入與ADC連接，下變頻模塊的輸出與AGC控制模塊連接，AGC控制模塊的增益控制輸出分與射頻接收模塊連接，AGC控制模塊的調解輸出與小數抽取模塊連接，小數抽取模塊的輸出與匹配濾波模塊連接，匹配濾波模塊的輸出與位同步模塊連接，位同步模塊的輸出與頻偏同步模塊連接，頻偏同步模塊的輸出與頻域均衡模塊連接，頻域均衡模塊的輸出與解碼/判決模塊連接，解碼/判決模塊的輸出與解交織模塊連接，解交織模塊的輸出與勻速緩衝模塊連接，勻速緩衝模塊的輸出通過內部接口輸出調解增益。
3.根據權利要求1或2所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的地空窄帶通信模塊包括用於地面設備的窄帶發射端和用於無人機的窄帶接收端；所述的窄帶接收端和寬帶發射端共用同一個FPGA即第一 FPGA ;所述的窄帶發射端和寬帶接收端共用同一個FPGA即第二 FPGA ； 所述的窄帶發射端包括第二 FPGA、DAC、高頻濾波電路和窄帶射頻發射模塊，第二 FPGA的數位訊號輸出與DAC連接，第二 FPGA的功率控制輸出與窄帶射頻發射模塊連接，DAC的輸出與高頻濾波電路連接，高頻濾波電路的輸出與窄帶射頻發射模塊連接； 所述的第二 FPGA包括交織模塊、組幀模塊、卷積編碼模塊、QPSK映射模塊、成型濾波模塊、DUC模塊和功率控制模塊，數據源輸入交織模塊，交織模塊的輸出與組幀模塊連接，組幀模塊的輸出與卷積編碼模塊連接，卷積編碼模塊的輸出與QPSK映射模塊連接，QPSK映射模塊的輸出與成型濾波模塊連接，成型濾波模塊的輸出與DUC模塊連接，DUC模塊的輸出與DAC連接，功率控制模塊的輸出與窄帶射頻發射模塊連接； 所述的窄帶接收端包括窄帶射頻接收模塊、中頻濾波模塊、ADC和第一 FPGA窄帶射頻接收模塊接收來自外部的通信信號以及來自第一 FPGA的控制信號，窄帶射頻接收模塊的輸出與中頻濾波模塊連接，中頻濾波模塊的輸出與ADC連接，ADC的輸出與第一 FPGA連接，第一 FPGA的時鐘控制輸出與ADC連接，第一 FPGA的增益控制輸出與窄帶射頻接收模塊連接,第一 FPGA還通過內部接口輸出解調數據； 所述的第一 FPGA包括下變頻模塊、小數抽取模塊、粗頻偏校正模塊、窄帶濾波模塊、位同步模塊、頻偏同步模塊、解碼/判決模塊、解交織模塊和勻速緩衝模塊，下變頻模塊的輸入與ADC連接，下變頻模塊的輸出與小數抽取模塊連接，小數抽取模塊的輸出與粗頻偏校正模塊連接，粗頻偏校正模塊的輸出與窄帶濾波模塊連接，窄帶濾波模塊的輸出與位同步模塊連接，位同步模塊的輸出與頻偏同步模塊連接，頻偏同步模塊的輸出與解碼/判決模塊連接，解碼/判決模塊的輸出與解交織模塊連接，解交織模塊的輸出與勻速緩衝模塊連接，勻速緩衝模塊的輸出通過內部接口輸出解調增益。
4.根據權利要求2或3所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的下變頻模塊包括正交混頻電路、低通濾波電路和數控振蕩電路，正交混頻電路的輸入分別與外部輸入信號和數控振蕩電路連接，正交混頻電路輸出1、Q兩路信號至低通濾波電路，低通濾波電路輸出1、Q兩路信號至AGC控制模塊，所述的數控振蕩電路使用CORDIC算法。
5.根據權利要求3所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的粗頻偏校正模塊包括正交混頻電路、消除調製信息電路、FFT電路、譜線峰值搜索電路、計算頻偏電路和數控振蕩電路，正交混頻電路接收來自小數抽取模塊輸出的信號，正交混頻電路的輸出分別與窄帶濾波模塊和消除調製信息電路連接，消除調製信息電路的輸出與FFT電路連接，FFT電路的輸出與譜線峰值搜索電路連接，譜線峰值搜索電路的輸出與計算頻偏電路連接，計算頻偏電路的輸出與數控振蕩電路連接，數控振蕩電路的輸出與正交混頻電路連接。
6.根據權利要求2或3所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的位同步模塊包括輸入緩衝模塊、reg模塊、定時誤差估計模塊、環路濾波器、數控振蕩電路、定時內插模塊、輸出緩衝模塊和兩個移位寄存器，輸入緩衝模塊的輸入與窄帶濾波模塊連接，輸入緩衝模塊的輸出與reg模塊連接，reg模塊的輸出與其中一個移位寄存器連接，此移位寄存器的輸出與定時內插模塊連接，定時內插模塊的一路輸出與另一個移位寄存器連接，此移位寄存器的輸出與定時誤差模塊連接，定時誤差估計模塊的輸出與環路濾波器連接，環路濾波器的輸出與數控振蕩電路連接，數控振蕩電路的輸出與定時內插模塊連接，定時內插模塊的另一路輸出通過輸出緩衝模塊輸出數據。
7.根據權利要求2或3所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的頻偏同步模塊包括正交混頻電路、數控振蕩電路、相位誤差估計電路和環路濾波電路，正交混頻電路、數控振蕩電路、相位誤差估計電路和環路濾波電路組成數字鎖相環，外部1、Q兩路輸入與位同步模塊連接，正交混頻電路的輸出分別與相位誤差估計電路和解碼/判決模塊連接，相位誤差估計電路的輸出與環路濾波電路連接，環路濾波電路的輸出與數控振蕩電路連接,數控振蕩電路的輸出與正交混頻電路連接,所述的數控振蕩電路實用DDS算法。
8.根據權利要求2所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的頻域均衡模塊包括三個FFT模塊即FFTl、FFT2和FFT3、二個IFFT模塊即IFFTl和IFFT2、獨特字搜索模塊、信道估計模塊、本地獨特字模塊、補O模塊和信道均衡模塊，輸入信號分別與FFTl和獨特字搜索模塊連接，本地關鍵字模塊的輸出與FFT2連接，獨特字搜索模塊、FFTl和FFT2的輸出與信道估計模塊連接，信道估計模塊的輸出與IFFTl連接，IFFTl的輸出與補O模塊連接，補O模塊的輸出與FFT3模塊連接，FFTl和FFT3的輸出與信道均衡模塊連接，信道均衡模塊與IFFT2連接，IFFT2輸出信號。
9.根據權利要求2或3所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的勻速緩衝模塊包括數據緩衝模塊、緩衝量監測模塊、環路濾波模塊和數控振蕩模塊，數據緩衝模塊接收輸入數據和輸入時鐘，數據緩衝模塊的一路輸出與緩衝量監測模塊連接，數據緩衝模塊的另一路輸出輸出數據，緩衝量監測模塊的輸出與環路濾波模塊連接，環路濾波模塊的輸出與數控振蕩模塊連接，數控振蕩模塊的一路輸出與數據緩衝模塊連接，數控振蕩模塊的另一路輸出時鐘信號。
10.根據權利要求2或3所述的一種用於無人機遙測、遙控和數傳系統，其特徵在於:所述的寬帶射頻接收模塊和寬帶射頻發射模塊所集成的機載射頻模塊、窄帶射頻接收模塊和窄帶射頻發射模塊所集成的地面端射頻模塊結構相同，包括雙工器、發送端處理模塊、接收端處理模塊和驅動模塊，所述雙工器的用於接收和發送數據，所述的發送端處理模塊的輸出與雙工器連接，接收端處理模塊的輸入與雙工器連接，驅動模塊的輸出分別與發送端處理模塊和接收端處理模塊連接； 所述的驅動模塊包括晶振、本振、功分模塊、兩個驅動放大模塊和驅動器，本振的兩路輸入分別與晶振和SPI碼連接,本振的輸出與功分模塊連接,功分模塊的兩路輸出分別與兩個驅動放大模塊連接，兩個驅動放大模塊的輸出分別與發送端處理模塊和接收端處理模塊連接，驅動器的輸出與發送端處理模塊連接，所述的驅動器輸出5位並行控制碼； 所述的發射端處理模塊包括混頻模塊、濾波模塊、放大模塊、數控衰減模塊、驅放模塊和功放模塊，混頻模塊的一路輸入為中頻信號，混頻模塊的另一路輸入與驅動模塊中的其中一個驅動放大模塊連接，混頻模塊的輸出與濾波模塊連接，濾波模塊的輸出與放大模塊連接，放大模塊的輸出和驅動模塊的驅動器的輸出均與數控衰減模塊連接，數控衰減模塊的輸出與驅放模塊連接，驅放模塊的輸出與功放模塊連接，功放模塊的輸出與雙工器連接; 所述的接收端處理模塊包括低噪放大模塊、濾波模塊、放大模塊、混頻模塊、濾波模塊和放大模塊，低噪放大模塊的輸入與雙工器連接，低噪放大模塊的輸出與濾波模塊連接，濾波模塊的輸出與放大模塊連接，放大模塊的輸出和驅動模塊的另一個驅動放大模塊的輸出均與混頻模塊連接，混頻模塊的輸出與濾波模塊連接，濾波模塊與放大模塊連接，放大模塊輸出信號。
【文檔編號】H04B7/185GK104333411SQ201410689257
【公開日】2015年2月4日 申請日期:2014年11月26日 優先權日:2014年11月26日
【發明者】李亞斌, 張瀾 申請人:成都中遠信電子科技有限公司