用於非易失性存儲器器件的行解碼器以及相關方法與流程
2023-10-22 11:58:59
本發明涉及存儲器領域，並且更特別地涉及用於非易失性存儲器器件的行解碼器和相關方法。
背景技術：
非易失性相變存儲器(PCM)包含具有在具有不同電特性的相位之間切換的能力的材料。例如，這些材料可以在無序非晶相與有序結晶相或多晶相之間切換，並且兩個相位與明顯不同的值的電阻率相關聯並且因此與存儲數據的不同值相關聯。例如，被稱為硫屬化物或氧屬化物的周期表的第六族中的元素、諸如碲(Te)、硒(Se)或銻(Sb)可以有利地用於相變存儲器單元。特別地，由鍺(Ge)、銻(Sb)和碲(Te)製成的被稱為GST的合金(具有化學組成Ge2Sb2Te5)當前廣泛地用在這些存儲器單元中。
相變可以通過設置成與氧屬化物材料的相應區域接觸的電阻電極通過局部增加氧屬化物材料的單元的溫度來獲得。訪問器件、例如金屬氧化物半導體場效應電晶體(MOSFET)連接至加熱器並且使得電編程電流能夠選擇性地流動通過相應的加熱器。這一電流通過焦耳效應生成用於相變的溫度。特別地，當氧屬化物材料處於非晶狀態時，通過高的電阻率(「RESET」狀態)，施加某個持續時間和幅度的電流/電壓脈衝(或者適當數目的電流/電壓脈衝)以使得氧屬化物材料能夠緩慢冷卻。經過這一處理，氧屬化物材料的狀態發生改變並且從高電阻率狀態切換至低電阻率狀態(「SET」狀態)。當氧屬化物材料處於SET狀態時，施加某個適當持續時間和高幅度的電流/電壓脈衝以引起氧屬化物材料返回高電阻率非晶狀態。
在讀取期間，通過施加足夠低以不會引起相變的電壓以及通過讀取在存儲器單元中流動的電流的值來檢測氧屬化物材料的狀態。由於電流與氧屬化物材料的電導率成比例，所以可以確定材料的狀態，並且因此也可以確定存儲器單元中存儲的數據。通常，PCM具有優點，其包括高的可擴展性和讀取速度以及低的電流消耗和高的效率。
非易失性PCM器件通常包括具有以行(字線—WL)和列(位線—BL)組織的存儲器單元的存儲器陣列。每個存儲器單元包括存儲元件以及在相應位線BL與參考電勢端子(例如接地GND)之間串聯連接的訪問元件。特別地，字線WL由沿著同一行對準的訪問元件的全部控制端子的集合來定義。
存儲元件包括相變材料，例如硫屬化物，並且能夠存儲與材料呈現的各種相位相關聯的電阻水平形式的數據。訪問元件可以包括N溝道互補金屬氧化物半導體(CMOS)電晶體，N溝道CMOS電晶體的柵極端子連接至相應字線WL，其漏極端子連接至存儲元件，並且其源極端子連接至參考電勢端子。訪問元件被控制和偏置成在被選擇時使得讀取/編程(修改)驅動電流能夠流動通過存儲元件，從而在相應讀取/編程操作期間具有適當的值。
列解碼器和行解碼器實現了在每次尋址時基於在存儲器單元的輸入處、並且特別地是對應字線WL和位線BL的輸入處接收的地址信號進行選擇，以使得能夠將其偏置到適當的電壓和電流值。列解碼器另外有利地被配置成在每次被選擇時在內部定義朝著存儲器陣列的位線BL的兩個不同的路徑。例如，一個路徑是讀取路徑，其用於在所選擇的位線BL與感測放大器級之間選擇性地產生傳導路徑以將尋址的存儲器單元中循環的電流與參考電流相比較從而確定所存儲的數據。第二路徑是編程路徑，其用於在所選擇的位線BL與驅動級之間選擇性地產生傳導路徑，其被配置成供應高電流用於在SET和RESET狀態下在編程操作期間生成狀態變化。
在PCM的特定情況下，還已知，與編程操作相比，讀取操作使用較低的值用於向字線施加的偏置電壓，以使得期望的電流能夠通過存儲元件，尤其是在使用MOS類型的選擇器電晶體時。例如，可以在讀取期間使用1.2V的值以及在編程期間使用2.8V的值。在這點上，存儲器器件利用兩個內部可用的電源電壓工作。這包括第一電源電壓Vdd和第二電源電壓Vcc，Vdd具有大致在1.08V到1.32V之間的邏輯值，例如為1.2V，Vcc具有更高的值，通常在3V到3.6V之間。在存儲器器件內，另外通過例如電平移位器級生成中間電壓，其用於存儲器單元的編程操作。
現在參考圖1描述現有的行解碼器20的示例，其中解碼信號耦合至NAND(與非)門21的輸入。NAND門21的輸出通過NMOS開關22被施加給高壓反相器23的輸入。反相器23的輸出作為反饋通過PMOS開關24被提供給反相器的輸入，以迫使反相器23的輸入變為全正(full positive)電壓並且避免通過反相器的靜態電流消耗。另外，反相器的輸出被施加給字線WL驅動器電路裝置的輸入，WL驅動器電路裝置進一步驅動存儲器陣列中的字線WL。
現在參考圖2描述現有的預解碼器級30的示例，其包括數字邏輯31以及用於將低壓信號轉化為高壓信號的兩個電平移位器32、33。
參考圖3闡釋現有的行解碼器40。例如，預解碼級包括高壓電平移位器32、33和高壓邏輯41、42。預解碼級的輸出被施加給高壓NAND門43的輸入，其還進一步驅動高壓字線WL驅動器44。特別地，電路裝置40包括高壓電晶體，因為高壓在編程操作中被傳遞到字線WL上。
由於行解碼器(包括預解碼器和字線WL驅動器)中高壓電晶體的使用，字線WL的快速充電可能由於高壓電晶體的較低的跨導而受到影響。因此，讀取操作訪問定時也可能受到影響。另外，高壓電晶體大於低壓電晶體並且使用更多面積。雖然以低壓執行讀取操作，然而高壓電平移位器在字線WL充電路徑中，導致在讀取操作期間電平移位器中的開關。因此，這導致更多功耗。
技術實現要素：
一種集成電路包括相變存儲器(PCM)單元的陣列、耦合至PCM單元的陣列的多個字線、以及耦合至多個字線的行解碼器電路。行解碼器電路包括第一低壓邏輯門、以及具有耦合至第一低壓邏輯門的輸入的輸出的第一高壓電平移位器，其中高壓大於低壓。另外，行解碼器電路包括第二低壓邏輯門、具有耦合至第二低壓邏輯門的輸入的輸出的第二高壓電平移位器、以及具有耦合至第二低壓邏輯門的輸入的輸出的第一低壓邏輯電路。另外，行解碼器包括具有耦合至第二低壓邏輯門的輸入的輸出的第二低壓邏輯電路、以及具有耦合至第一和第二低壓邏輯門的輸出的輸入以及耦合至多個字線中的所選擇的字線的輸出的低壓字線驅動器。
在另一實施例中，公開了一種使用耦合至相變存儲器單元的陣列的行解碼器電路的方法。行解碼器電路包括第一預解碼器級和第二預解碼器級，每個預解碼器級分別具有高壓電平移位器和低壓邏輯電路，高壓電平移位器在修改操作期間限定高壓路徑並且低壓邏輯電路在讀取操作期間限定低壓路徑，並且第一和第二預解碼器級的輸出耦合至第一和第二低壓邏輯門，第一和第二低壓邏輯門具有耦合至字線驅動器的輸出。方法包括：在讀取操作期間迫使高壓電平移位器中的每個進入已知狀態以激活低壓路徑；在修改操作期間迫使低壓邏輯電路中的每個進入已知狀態以激活高壓路徑；向第一和第二低壓邏輯門施加第一和第二預解碼器級的輸出；以及利用第一和第二低壓邏輯門的輸出驅動字線驅動器。
附圖說明
圖1是非易失性存儲器器件(特別地是PCM類型)的部分以及對應的現有技術的行解碼器的示意性電路圖；
圖2是現有技術的預解碼器級的示意性電路圖；
圖3是現有技術中的行解碼器的框圖；
圖4是根據本發明的非易失性存儲器器件(特別地是PCM類型)的部分的示意性電路圖；
圖5是根據本發明的實施例的行解碼器的框圖；
圖6是根據本發明的實施例的用作預解碼器的SPGEN級的示意性電路圖；
圖7是根據本發明的實施例的用作預解碼器的GPGEN級的示意性電路圖；
圖8是根據本發明的實施例的字線WL驅動器的示意性電路圖；
圖9是根據本發明的在讀取操作和修改操作期間的行解碼器的不同節點處的電壓的表格；
圖10是根據本發明的預解碼器級和行解碼器的WL驅動器的建議的定時預算的表示；以及
圖11是根據本發明的行解碼器的功耗的仿真結果。
具體實施方式
現在將在下文中參考其中示出本發明的優選實施例的附圖更全面地描述本發明。然而，本發明可以用很多不同形式來實施，而不應當被理解為限於本文中給出的實施例。相反，這些實施例被提供以使得本公開能夠透徹和全面，並且向本領域技術人員全面地傳達本發明的範圍。相似的附圖標記始終指代相似的元素。
初始參考圖4，現在描述整體表示為附圖標記50的非易失性存儲器器件、特別是PCM類型的非易失性存儲器器件。特別地，非易失性存儲器器件50包括根據陣列字線WL和陣列位線BL布置的多個存儲器單元52的存儲器陣列51，其對於本領域技術人員而言已知。存儲器單元52彼此相同並且包括相變元件53和在操作上耦合至相變元件53的選擇器元件54。相變元件53包括相變材料(例如硫屬化物)，並且能夠存儲與相變材料呈現的各種相位相關聯的電阻水平形式的數據。在圖示實施例中，選擇器元件54是NMOS電晶體，NMOS電晶體的柵極端子連接至陣列字線WL，其漏極端子連接至相變元件，其源極端子連接至參考電勢(特別地是接地GND)。選擇器元件54被控制成在被選擇時使得讀取/編程電流能夠在相應讀取/編程操作期間通過相變元件53。
存儲器器件50還包括選擇對應於待尋址的存儲器單元52的陣列字線WL的行解碼器55以及選擇對應於待尋址的存儲器單元的陣列位線BL的列解碼器(未示出)。
行解碼器55接收用沒有詳細圖示的已知方式生成的解碼地址信號和偏置信號。行解碼器55被配置以便尋址給定的陣列字線WL，即以便基於解碼地址信號來選擇給定的陣列字線WL以及以給定的電平實現其偏置。
現在參考圖5，現在描述行解碼器55的框圖。行解碼器55包括預解碼器級SPGEN 56和GPGEN 57，其每個可以分別包括高壓電平移位器58和59。高壓電平移位器58和59每個可以包括多個高壓電晶體。另外，預解碼器級SPGEN 56和GPGEN 57每個分別包括邏輯電路裝置LV邏輯60和61。高壓電平移位器58和59在存儲器的修改操作期間使用。低壓路徑在讀取操作期間使用。
在讀取操作期間，高壓電平移位器58和59被迫使變為已知狀態並且預解碼器級SPGEN 56和GPGEN 57的輸出分別被施加給低壓NAND門62和63。NAND門62和63的輸出驅動WL驅動器64的柵極。WL驅動器64還包括低壓電晶體。NAND門62從高壓電平移位器58和59分別接收信號GP_HV和SP_HV，並且在其輸出處提供信號PGATE_HV。NAND門63從級SPGEN 56和GPGEN 57分別接收信號GP_LV和SP_LV，並且在其輸出處提供信號PRE。因此，預解碼級SPGEN 56和GPGEN 57的輸出以如下方式被生成和使用：該方式使得在修改或編程操作期間減少了低壓電路裝置中的可靠性問題，其通過使用高壓來執行。
現在參考圖6，現在描述預解碼級SPGEN 56的示意性電路圖，其包括具有高壓電晶體和低壓邏輯的高壓電平移位器58。最終的驅動器長度取決於電容負載來維持。高壓電平移位器58在其輸入處接收信號SP、SPN-LV、PROG_LV和PROGN-LV，並且在其輸出處生成信號SP_HV。
預解碼級SPGEN 56包括NAND門65，其在其輸上接收預解碼的邏輯信號並且其輸出耦合至反相器66和反相器67的輸入。反相器67由PMOS電晶體68和NMOS電晶體69形成，這兩個電晶體是低壓電晶體(即利用不高於第一電源電壓的電壓來操作)，並且其柵極端子一起耦合至NAND門65的輸出，並且其漏極端子耦合在一起並且耦合至反相器70的輸入和NMOS電晶體80的漏極端子。兩個NMOS電晶體69和80的源極端子耦合至參考電壓。電晶體80的柵極端子耦合至PROGN_LV。反相器70由PMOS電晶體71和NMOS電晶體72形成，並且其柵極端子一起耦合至反相器67的輸出並且其漏極端子耦合在一起並且耦合至SPN_LV。PMOS電晶體68的源極端子耦合至PMOS電晶體73的漏極端子，PMOS電晶體73的源極端子耦合至Vdda並且其柵極耦合至PROGN_LV。
類似地，反相器66由PMOS電晶體74和NMOS電晶體75形成，並且其柵極端子一起耦合至NAND門65的輸出並且其漏極端子耦合在一起並且耦合至NOT(非)門77的輸入以及NMOS電晶體76的漏極端子。NMOS電晶體76的源極端子耦合至參考電壓並且其柵極耦合至PROG_LV。NOT門77的輸出耦合至NOT門79的輸入，NOT門79的輸出為SP_LV。PMOS電晶體74的源極端子耦合至PMOS電晶體78的漏極端子，PMOS電晶體78的源極端子耦合至Vdda並且其柵極耦合至PROG_LV。電晶體75的源極端子耦合至接地。
現在參考圖7，現在描述預解碼級GPGEN 57的示意性電路圖，其類似於SPGEN 56，但是不同之處在於最終驅動器長度，其基於待充電的電容負載來決定。GPGEN 57包括具有高壓電晶體和低壓邏輯的高壓電平移位器59。高壓電平移位器59在其輸入處接收信號GP、GPN_LV、PROG_LV和PROGN_LV，並且在其輸出處生成信號GP_HV。
預解碼級GPGEN 57包括NAND門81，NAND門81在其輸入處接收預解碼的邏輯信號並且其輸出耦合至反相器82和反相器83的輸入。反相器83由PMOS電晶體84和NMOS電晶體85形成，這兩個電晶體都是低壓電晶體並且其柵極端子一起耦合至NAND門81的輸出並且其漏極端子耦合在一起並且耦合至反相器86的輸入以及NMOS電晶體96的漏極端子。兩個NMOS電晶體85和96的源極端子耦合至參考電壓。電晶體96的柵極端子耦合至PROGN_LV。
反相器86由PMOS電晶體87和NMOS電晶體88形成，並且PMOS電晶體87和NMOS電晶體88的柵極端子一起耦合至反相器83的輸出並且其漏極端子耦合在一起並且耦合至GPN_LV。PMOS電晶體84的源極端子耦合至PMOS電晶體89的漏極端子，PMOS電晶體89的源極端子耦合至Vdda並且其柵極耦合至PROGN_LV。
反相器82由PMOS電晶體90和NMOS電晶體91形成，並且PMOS電晶體90和NMOS電晶體91的柵極端子一起耦合至NAND門81的輸出並且其漏極端子耦合在一起並且耦合至GP_LV和NMOS電晶體92的漏極端子。NMOS電晶體92的源極端子耦合至參考電壓並且其柵極耦合至PROG_LV。PMOS電晶體90的源極端子耦合至PMOS電晶體94的漏極端子，PMOS電晶體94的源極端子耦合至Vdda並且其柵極耦合至PROG_LV。電晶體91的源極端子耦合至參考電壓。
現在參考圖8，現在描述WL驅動器64的示意性電路圖。如以上所描述的，NAND門62和63以及WL驅動器64包括低壓電晶體。NAND門62在其耦合至PMOS電晶體97的柵極的輸出處提供信號PGATE_HV。NAND門63在其耦合至反相器98的輸入的輸出處提供信號PRE。反相器98由PMOS電晶體99和NMOS電晶體100形成，這兩個電晶體都是低壓電晶體並且其柵極端子一起耦合至NAND門63的輸出並且其漏極端子耦合在一起並且耦合至字線WL。PMOS電晶體97的源極端子耦合至VXS並且其漏極端子耦合至PMOS電晶體99的源極端子。
NMOS電晶體100的源極端子耦合至NMOS電晶體101和102的漏極端子，NMOS電晶體101和102的源極端子耦合至參考電壓。NMOS電晶體101的柵極耦合至SPGEN 56的反相器70的輸出並且接收信號SPN_LV。NMOS電晶體102的柵極耦合至GPGEN 57的反相器86的輸出並且接收信號GPN_LV。
如附圖中所圖示的，低壓路徑和高壓路徑被分離以分別用於讀取操作和修改操作。
一種使用行解碼器的方法包括：在讀取操作期間，激活低壓路徑使得PGATE_HV信號(如圖8所示)被鉗位至參考電壓並且PRE信號被切換以改變WL驅動器64的柵極並且選擇/取消選擇字線WL。類似地，在修改操作期間，PRE信號被固定至電壓(即共源共柵電壓)並且PGATE_HV信號被切換以選擇/取消選擇字線WL。VXS信號在存儲器讀取操作期間去往Vdd電平並且在修改操作期間去往高電壓。
圖9中示出了在讀取操作和修改操作期間不同節點處的電壓的表格。圖10是特定場景中預解碼器級SPGEN 56和GPGEN 57以及WL驅動器64的建議的定時預算的表示。定時被認為是WL充電的90％以及WL充電的95％。
圖11示出了行解碼器55的功耗的仿真結果，包括在多個讀取操作期間消耗的總電流。例如，在圖11中，圖示了總共三十二(32)個順序讀取操作。IVVDDA_GP表示GPGEN電路裝置57消耗的電流，IVVDDA_SP表示SPGEN電路裝置56消耗的電流，IVVDDA_WL表示WL驅動器電路裝置64在三十二(32)個順序讀取操作期間消耗的電流。來自行驅動器和預驅動器級的靜態電流消耗減小，使得三十二(32)個順序讀取操作的平均導致動態電流消耗。如圖11所示，使用接近66％的電流對WL驅動器64充電，其表示最大電容。
根據先前描述和圖示的內容，根據本公開的行解碼器實現的優點很明顯。特別地，所描述的方法使得能夠使用相變存儲器陣列的特性，以在讀取和編程時分離行解碼路徑，從而減小用於行選擇的靜態功率，並且同時減小動態功率並且改善讀取操作期間的性能。例如，所描述的行解碼器具有特定的優點，包括低的功耗，這是由於在架構中使用的低壓器件並且也因為高壓電平移位器在讀取操作期間不切換。另外，行解碼器比現有的行解碼器快，因為在讀取操作期間，僅行電壓電晶體進入WL充電路徑。
由於低壓電晶體的跨導與高壓電晶體相比非常高，所以WL充電時間遠遠更少。行解碼器還具有用於本地行解碼的更小的面積佔用，這是由於WL驅動器中的低壓電晶體的使用。由於單獨的高壓和低壓路徑，每個路徑具有不同的設計約束並且因此可以根據相應精確性約束來減小尺寸，這需要更少的面積。另外，跨在整個行驅動器中使用的結沒有電壓應力。
本領域技術人員得益於以上描述和相關聯的附圖中呈現的教導示能夠想到本發明的很多修改和其他實施例。因此，應當理解，本發明不限於所公開的具體實施例，並且修改和實施例意圖被包括在所附權利要求的範圍內。