Mim電容的製作方法
2023-10-07 03:48:09 1
Mim電容的製作方法
【專利摘要】本發明提供一種MIM電容的製作方法，包括：提供半導體襯底，在所述半導體襯底上依次形成第一介質層、第一金屬層、第二介質層、第二金屬層、硬掩膜層和光刻膠層；以所述光刻膠層為掩膜進行刻蝕工藝，對所述硬掩膜層進行等離子體刻蝕工藝，去除未被光刻膠層覆蓋的硬掩膜層，保留位於光刻膠層下方的硬掩膜層，所述等離子體刻蝕工藝利用碳氟化合物進行；以保留於光刻膠下方的硬掩膜層為掩膜，對所述第二金屬層進行刻蝕工藝，去除未被所述保留於所述光刻膠下方的硬掩膜層覆蓋的第二金屬層；去除所述光刻膠層。本發明減少了MIM電容側壁的聚合物殘留，提高了製作的MIM電容的擊穿電壓，提高了產品的良率和可靠性。
【專利說明】MIM電容的製作方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其涉及MIM電容的製作方法。
【背景技術】
[0002]在超大規模集成電路中，電容器是常用的無源元件之一，其通常整合於雙極(Bipolar)電晶體或互補式金屬氧化物半導體(CMOS)電晶體等有源元件之中。目前製造電容器的技術可分為以多晶矽為電極以及以金屬為電極兩種，以多晶矽作為電極會存在載流子缺乏的問題，使得跨越電容器兩端的表面電壓改變，電容量也會隨著改變，因此以多晶矽為電極的電容器無法維持現今邏輯電路的線性需求；而以金屬為電極的電容器則無上述的問題，此種電容器為金屬-絕緣-金屬型(MIM, Metal-1nsulator-Metal)電容器。
[0003]現有的金屬-絕緣-金屬型電容器的方法請參考圖1-圖3所示。具體地，請參考圖1，在半導體襯底10上依次形成第一介質層11、第一金屬層12、第二介質層13、第二金屬層14，以及硬掩膜層15和光刻膠層16，然後，請參考圖2，以所述光刻膠層16為掩膜，對所述硬掩膜層15進行等離子體刻蝕工藝，去除未被所述光刻膠層16覆蓋的部分硬掩膜層，接著，以剩餘的硬掩膜層15為掩膜，對所述第二金屬層14進行刻蝕工藝，去除未被所述剩餘的硬掩膜層15覆蓋的部分第二金屬層，露出下方的部分第二介質層13。接著，參考圖3，溼法刻蝕工藝，去除光刻膠層160，並且進行沉積工藝，形成覆蓋所述硬掩膜層16、部分第二介質層13以及所述第二金屬層14的側壁的氮化鈦層17。
[0004]在實際中發現，利用上述方法形成的MM電容的擊穿電壓偏低。
【發明內容】
[0005]本發明解決的問題是提供了一種MM電容的製作方法，減少了 MIM電容側壁的聚合物殘留，提高了製作的MIM電容的擊穿電壓，提高了產品的良率和可靠性。
[0006]為解決上述問題，本發明提供一種MM電容的製作方法，包括:
[0007]提供半導體襯底，在所述半導體襯底上依次形成第一介質層、第一金屬層、第二介質層、第二金屬層、硬掩膜層和光刻膠層；
[0008]以所述光刻膠層為掩膜進行刻蝕工藝，對所述硬掩膜層進行等離子體刻蝕工藝，去除未被光刻膠層覆蓋的硬掩膜層，保留位於光刻膠層下方的硬掩膜層，所述等離子體刻蝕工藝利用碳氟化合物進行；
[0009]以保留於光刻膠下方的硬掩膜層為掩膜，對所述第二金屬層進行刻蝕工藝，去除未被所述保留於所述光刻膠下方的硬掩膜層覆蓋的第二金屬層；
[0010]去除所述光刻膠層。
[0011 ] 可選地，所述碳氟化合物為CF4。
[0012]可選地，所述光刻膠層利用溼法刻蝕工藝去除。
[0013]可選地，所述光刻膠層的溼法刻蝕工藝的循環時間為I個循環時間。
[0014]可選地，所述第一金屬層包括兩層，位於半導體襯底上的氮化鈦層和位於氮化鈦層上方的鋁層。
[0015]可選地，所述第二金屬層的材質為氮化鈦。
[0016]可選地，所述第一介質層的材質為氮化矽或氧化矽。
[0017]可選地，所述第二介質層採用ONO結構。
[0018]與現有技術相比，本發明具有以下優點:
[0019]本發明利用碳氟化合物的等離子體對硬掩膜層進行刻蝕工藝，不會在等離子體刻蝕過程中形成難以去除且含鈦的聚合物，因此可以有效提高MIM電容的擊穿電壓，提高了產品的良率和可靠性。
【專利附圖】
【附圖說明】
[0020]圖1-圖3是現有技術的MIM電容的製作方法剖面結構示意圖；
[0021]圖4-圖6是本發明一個實施例的MIM電容的製作方法剖面結構示意圖。
【具體實施方式】
[0022]現有的MM電容的擊穿電壓偏低，產品的良率以及可靠性有待進一步提高。經過發明人研究發現，導致MIM電容的擊穿電壓偏低的原因是，在MIM電容的側壁有含鈦的聚合物殘留。具體請參考圖3，MIM電容是由第一金屬層12、第二介質層13、第二金屬層14構成，在第二金屬層14的側壁有含鈦聚合物。所述含鈦聚合物是在刻蝕硬掩膜層15的過程中形成的，並且難以通過刻蝕工藝去除。進一步地，發明人還發現，造成上述含鈦聚合物的原因是由於刻蝕硬掩膜層15時，利用CF4和N2的混合氣體進行，而其中的氮離子會損傷第二金屬層14，並且形成含鈦的聚合物，沉積在硬掩膜層15的側壁和表面、第二金屬層14的側壁。並且含鈦的聚合物難以通過溼法刻蝕工藝去除。
[0023]為解決上述問題，本發明提供一種MM電容的製作方法，包括:
[0024]提供半導體襯底，在所述半導體襯底上依次形成第一介質層、第一金屬層、第二介質層、第二金屬層、硬掩膜層和光刻膠層；
[0025]以所述光刻膠層為掩膜進行刻蝕工藝，對所述硬掩膜層進行等離子體刻蝕工藝，去除未被光刻膠層覆蓋的硬掩膜層，保留位於光刻膠層下方的硬掩膜層，所述等離子體刻蝕工藝利用碳氟化合物進行；
[0026]以保留於光刻膠下方的硬掩膜層為掩膜，對所述第二金屬層進行刻蝕工藝，去除未被所述保留於所述光刻膠下方的硬掩膜層覆蓋的第二金屬層；
[0027]去除所述光刻膠層。
[0028]上述方法不利用傳統的氮氣和CF4的混合氣體對硬掩膜層進行刻蝕，而僅利用碳氟化合物對硬掩膜層進行刻蝕，因而避免了含鈦聚合物的沉積。
[0029]下面結合具體的實施例對本發明的技術方案進行詳細的描述。為了更好地說明本發明的技術方案，請參考圖4-圖6所示的本發明一個實施例的MIM電容的製作方法示意圖。
[0030]首先，請參考圖4，提供半導體襯底100，在半導體襯底100上依次形成第一介質層110、第一金屬層120、第二介質層130、第二金屬層140,以及硬掩膜層150和光刻膠層160。所述半導體襯底100的材質為娃。所述第一介質層110的材質為氧化娃。在其他實施例中，所述第一介質層110的材質也可以為氮化矽。所述第一金屬層120包括兩層，分別是位於所述第一介質層110上的氮化鈦層和位於氮化鈦層上方的鋁層，所述氮化鈦層的厚度小於鋁層的厚度，作為一個實施例，所述氮化鈦層的厚度範圍小於100-400埃，所述鋁層的厚度範圍為300-1000埃。
[0031]所述第二介質層130的材質為氧化矽或氮化矽。作為一個實施例，所述第二介質層130為ONO結構，即所述第二介質層130為氧化矽層-氮化矽層-氧化矽層構成的複合結構。
[0032]所述硬掩膜層150材質為氮化娃。
[0033]然後，請參考圖5，以所述光刻膠層160為掩膜，對所述硬掩膜層150進行等離子體刻蝕工藝，去除未被所述光刻膠層160覆蓋的部分硬掩膜層150。所述等離子體刻蝕工藝僅利用碳氟化合物產生等離子體，形成的等離子體中不含有氮離子。本實施例中，所述等離子體刻蝕工藝利用CF4進行。由於等離子體中不含有氮離子，因此在刻蝕工藝中，不會對下放的第二金屬層140形成損傷，也不會產生含鈦的聚合物。
[0034]接著，請繼續參考圖5，以剩餘的硬掩膜層150為掩膜，對所述第二金屬層140進行刻蝕工藝，去除未被所述剩餘的硬掩膜層150覆蓋的部分第二金屬層，露出下方的部分第二介質層130。
[0035]接著，參考圖6，溼法刻蝕工藝，去除光刻膠層160，所述光刻膠層160利用溼法刻蝕工藝去除。所述光刻膠層的溼法刻蝕工藝的循環時間為I個循環時間。
[0036]最後，進行沉積工藝，在形成覆蓋所述硬掩膜層160、部分第二介質層130以及所述第二金屬層140的側壁的氮化鈦層170。
[0037]綜上，本發明利用碳氟化合物的等離子體對第二金屬層進行刻蝕工藝，不會在等離子體刻蝕過程中形成難以去除且含鈦的聚合物，因此可以有效提高MIM電容的擊穿電壓。
[0038]因此，上述較佳實施例僅為說明本發明的技術構思及特點，其目的在於讓熟悉此項技術的人士能夠了解本發明的內容並據以實施，並不能以此限制本發明的保護範圍。凡根據本發明精神實質所作的等效變化或修飾，都應涵蓋在本發明的保護範圍之內。
【權利要求】
1.一種MIM電容的製作方法，其特徵在於，包括: 提供半導體襯底，在所述半導體襯底上依次形成第一介質層、第一金屬層、第二介質層、第二金屬層、硬掩膜層和光刻膠層； 以所述光刻膠層為掩膜進行刻蝕工藝，對所述硬掩膜層進行等離子體刻蝕工藝，去除未被光刻膠層覆蓋的硬掩膜層，保留位於光刻膠層下方的硬掩膜層，所述等離子體刻蝕工藝利用碳氟化合物進行； 以保留於光刻膠下方的硬掩膜層為掩膜，對所述第二金屬層進行刻蝕工藝，去除未被所述保留於所述光刻膠下方的硬掩膜層覆蓋的第二金屬層； 去除所述光刻膠層。
2.如權利要求1所述的MIM電容的製作方法，其特徵在於，所述碳氟化合物為CF4。
3.如權利要求1所述的MIM電容的製作方法，其特徵在於，所述光刻膠層利用溼法刻蝕工藝去除。
4.如權利要求3所述的MIM電容的製作方法，其特徵在於，所述光刻膠層的溼法刻蝕工藝的循環時間為1個循環時間。
5.如權利要求1所述的MIM電容的製作方法，其特徵在於，所述第一金屬層包括兩層，位於半導體襯底上的氮化鈦層和位於氮化鈦層上方的鋁層。
6.如權利要求1所述的MM電容的製作方法，其特徵在於，所述第二金屬層的材質為氮化鈦。
7.如權利要求1所述的MIM電容的製作方法，其特徵在於，所述第一介質層的材質為氮化矽或氧化矽。
8.如權利要求1所述的MIM電容的製作方法，其特徵在於，所述第二介質層採用ΟΝΟ結構。
【文檔編號】H01L21/02GK104392897SQ201410180829
【公開日】2015年3月4日 申請日期:2014年4月30日 優先權日:2014年4月30日
【發明者】劉景富, 何亮亮, 楊大為, 王豔生 申請人:上海華力微電子有限公司