基於標準cmosic工藝製備互補隧穿場效應電晶體的方法
2023-10-07 03:28:04 1
專利名稱：基於標準cmos ic工藝製備互補隧穿場效應電晶體的方法
技術領域：
本發明屬於CMOS超大集成電路(ULSI)中的場效應電晶體邏輯器件與電路領域，具體涉及一種基於標準CMOS IC工藝來製備互補隧穿場效應電晶體(TFET)的方法。
背景技術：
隨著MOSFET尺寸進入納米尺度，器件的短溝道效應等負面影響愈加嚴重，器件的關態漏洩電流不斷增大。同時，由於傳統MOSFET的亞閾值斜率受到熱電勢的限制無法隨著器件尺寸的縮小而同步減小，存在60mV/dec的理論極限，使得洩漏電流隨著電源電壓的縮小而進一步增大，由此增加了器件功耗。功耗問題如今已經成為限制器件等比例縮小的最嚴峻的問題之一。在超低壓低功耗領域中，隧穿場效應電晶體(TFET)因其具有很低的洩漏電流和超陡的亞閾值斜率成為了近些年大家關注的熱點。TFET不同於傳統M0SFET，其源漏摻雜類型相反，且溝道區和體內區域均為本徵摻雜，利用柵極控制反向偏置的P-I-N結的量子帶帶隧穿實現導通，它能工作在較低電壓下，且工藝與傳統CMOS工藝兼容。但在實際小尺寸標準CMOS IC製備工藝中，為了抑制MOSFET的短溝效應防止穿通，MOSFET的體內(次表面)區域的摻雜濃度較高，表面區域低摻雜，其摻雜濃度對於TFET器件來說均過高，若完全基於標準CMOS IC工藝來集成TFET器件會增大器件的洩漏電流，且對TFET導通特性會有影響。另外，TFET器件由於存在明顯的雙極導通效應，極大限制了 TFET器件在集成電路上的應用。降低漏端摻雜濃度的辦法可以抑制TFET的雙極效應，實現互補TFET器件，但需在標準CMOS IC工藝的基礎上增加光刻掩膜版，增加了工藝複雜度和製作成本。
發明內容
本發明的目的在於提出一種完全利用標準CMOS IC工藝來製備互補隧穿場效應電晶體的方法。該方法利用標準CMOS IC工藝中現有的工藝，在不增加任何掩膜版和工藝步驟的基礎上，實現了互補隧穿場效應電晶體(TFET)的製備。為達到本發明的上述目的，本發明提出了利用標準CMOS IC工藝中的互補P阱和N阱掩膜版(用於注入形成阱、溝道摻雜和閾值調整)來實現TFET的本徵溝道和體區，並利用版圖上柵與漏區之間的間距抑制TFET的雙極效應，實現互補TFET。一種基於標準CMOS IC工藝來製備互補隧穿場效應電晶體NTFET和PTFET的方法，具體包括以下步驟( I)襯底準備輕摻雜或低摻雜的P型半導體襯底；( 2 )初始熱氧化並澱積一層氮化物；(3)採用淺槽隔離技術製作有源區STI隔離，去除氮化物；
(4)利用CMOS中NMOS的P阱掩膜版，光刻同時暴露出NTFET和PTFET的有源區，與NMOS —同進行P阱注入，N溝道注入和N閾值調整注入；(5)利用CMOS中PMOS的N阱掩膜版，光刻同時暴露出NTFET和PTFET的有源區，與PMOS —同進行N阱注入，P溝道注入和P閾值調整注入；(6)除去之前生長的氧化物，重新生長柵介質材料；(7)澱積柵材料，接著光刻和刻蝕，形成柵圖形；(8)以光刻膠和柵為掩膜，離子注入形成和NMOS源漏摻雜一致的PTFET的源和NTFET的漏，濃度約I X IO20^l X 1021cnT3，NTFET漏邊緣和柵邊緣有一定間隔Lud (視器件溝長和摻雜濃度而定，一般小於IOOnm)；(9)以光刻膠和柵為掩膜，離子注入形成和PMOS源漏摻雜一致的NTFET的源和PTFET的漏，濃度約I X IO20^l X 1021cnT3，PTFET漏邊緣和柵邊緣有一定間隔Lud (視器件溝長和摻雜濃度而定，一般小於IOOnm)；( 10)快速高溫退火激活雜質；(11)最後進入同CMOS —致的後道工序，包括澱積鈍化層、開接觸孔以及金屬化等，即可製得所述的互補隧穿場效應電晶體。上述的製備方法中，所述步驟(I)中的半導體襯底材料選自Si、Ge、SiGe、GaAs或其他Il-vi，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上的矽(SOI)或絕緣體上的鍺(G0I)。上述的製備方法中，所述步驟(6)中的柵介質層材料選自Si02、Si3N4和高K柵介質材料。上述的製備方法中，所述步驟(6)中的生長柵介質層的方法選自下列方法之一常規熱氧化、摻氮熱氧化、化學氣相澱積和物理氣相澱積。上述的製備方法中，所述步驟(7)中的柵材料選自摻雜多晶矽、金屬鈷，鎳以及其他金屬或金屬矽化物。本發明所提出的基於標準CMOS IC工藝來製備互補隧穿場效應電晶體的方法中，由於在標準CMOS工藝中，NMOS和PMOS通過閾值調整注入後的閾值電壓一般互補，因此 NMOS和PMOS的溝道處摻雜類型相反且摻雜濃度近似相等，利用上面這一點，通過在TFET工藝中同時使用NMOS和PMOS的阱版且摻入調MOS閾值的兩種類型雜質，摻入的雜質前後相互補償，形成具有類似本徵摻雜效果的溝道，製備出TFET。另外，光刻TFET的漏區域時，通過使漏和柵之間存在一定間距Lud，有效抑制了 TFET的雙極效應，能實現互補TFET器件的製備。本發明的互補隧穿場效應電晶體製備工藝簡單，製備方法完全基於標準的CMOSIC工藝，在不增加任何工藝步驟和掩膜版的前提下，能有效得在CMOS集成電路中集成互補TFET器件，還可以利用標準工藝製備由TFET組成的低功耗集成電路，極大地降低了生產成本，簡化了工藝流程。
圖I是一種典型的矽基雙阱標準CMOS IC工藝流程圖；圖2是在半導體襯底上形成STI隔離後去除氮化物後的器件剖面圖；圖3是利用CMOS的P阱掩膜版光刻暴露出TFET的有源區，並進行P阱注入、N溝道注入和N閾值調整注入後的TFET器件剖面圖；圖4是在上面注入的基礎上，用CMOS的N阱掩膜版光刻暴露出TFET的有源區，並進行N阱注入、P溝道注入和P閾值調整注入後的TFET器件剖面圖；圖5是光刻並刻蝕形成柵後的器件剖面圖；圖6是光刻暴露出TFET器件的源區並離子注入形成高摻雜濃度的源區後的器件剖面圖；圖7是光刻暴露出TFET器件的漏區並離子注入形成相反類型的高摻雜漏區後的器件剖面圖，漏區和柵之間間隔Lud ；圖8是經過後道工序(接觸 孔，金屬化)後的器件剖面圖；圖9是本發明的互補隧穿場效應電晶體的器件俯視圖；圖中I——半導體襯底； 2——介質層；3——STI隔離；4——P阱；5——N溝道注入；6——N閾值調整注入；7——光刻膠；8——前後摻雜補償後的等效本徵摻雜；9——柵；10——高摻雜源區；11——高摻雜漏區； 12——後道工序的鈍化層；13——後道工序的金屬。
具體實施例方式下面通過實例對本發明做進一步說明。需要注意的是，公布實施例的目的在於幫助進一步理解本發明，但是本領域的技術人員可以理解在不脫離本發明及所附權利要求的精神和範圍內，各種替換和修改都是可能的。因此，本發明不應局限於實施例所公開的內容，本發明要求保護的範圍以權利要求書界定的範圍為準。本發明製備方法的一具體實例包括圖2至圖9所示的工藝步驟I、在襯底摻雜濃度為輕摻雜、晶向為〈100〉的體矽襯底I上初始熱氧化一層二氧化矽，厚度約10nm，並澱積一層氮化矽，厚度約lOOnm，之後STI刻蝕，並澱積隔離材料填充深孔後CMP，採用淺槽隔離技術製作有源區STI隔離3，然後溼法腐蝕去除氮化矽，如圖2所
/Jn ο2、利用CMOS中NMOS的P阱掩膜版，光刻同時暴露出NTFET和PTFET的有源區，與NMOS 一同進行P阱注入4，N溝道注入5和N閾值調整注入6，注入雜質為BF2+,能量和劑量分別為 200keV 2el3、80keV lel3、25keV 2el2，如圖 3 所示。3、利用CMOS中PMOS的N阱掩膜版，光刻同時暴露出NTFET和PTFET的有源區，與PMOS 一同進行N阱注入，P溝道注入和P閾值調整注入，注入雜質為P+，注入濃度與上面注入的BF2+濃度相同，由於雜質完全補償，在器件的溝道和體區形成類似本徵摻雜8，如圖4所
/Jn ο4、漂去表面初始生長的二氧化矽，然後熱生長一層柵介質層2，柵介質層為SiO2,厚度為f5nm;澱積柵材料9，柵材料為摻雜多晶矽層，厚度為15(T300nm。光刻出柵圖形，刻蝕柵材料9直到柵介質層2，如圖5所示。5、以光刻膠7和柵9為掩膜，離子注入PTFET的源10和NTFET的漏，摻雜濃度同NMOS的源漏摻雜濃度一致，離子注入的能量為50keV，劑量為lel5，注入雜質為As+，NTFET的漏邊緣和柵邊緣有一定間隔Lud，為50nm，如圖6所示的是PTFET。6、以光刻膠7和柵9為掩膜，離子注入NTFET的源和PTFET的漏11，摻雜濃度同PMOS的源漏摻雜濃度一致，離子注入的能量為40keV，劑量為lel5，注入雜質為BF2+, PTFET的漏邊緣和柵邊緣有一定間隔Lud，為50nm，如圖7所示的是PTFET。7、進行一次 快速高溫退火，激活源漏摻雜的雜質。8、最後進入常規CMOS後道工序，包括澱積鈍化層12、開接觸孔以及金屬化13等，如圖8所示為製得的所述基於標準CMOS IC工藝製備的P型隧穿場效應電晶體。圖9所示為製得的所述的基於標準CMOS IC工藝製備的互補隧穿場效應電晶體，由左到右依次是PTFET 和 NTFET。雖然本發明已以較佳實施例披露如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.ー種基於標準CMOS ICエ藝製備互補隧穿場效應電晶體NTFET和PTFET的方法，具體包括以下步驟 O襯底準備輕摻雜或低摻雜的P型半導體襯底； 2)初始熱氧化並澱積ー層氮化物； 3)採用淺槽隔離技術製作有源區STI隔離，去除上述氮化物； 4)利用CMOS中NMOS的P阱掩膜版，光刻同時暴露出NTFET和PTFET的有源區，與NMOS一同進行P阱注入，N溝道注入和N閾值調整注入； 5)利用CMOS中PMOS的N阱掩膜版，光刻同時暴露出NTFET和PTFET的有源區，與PMOS一同進行N阱注入，P溝道注入和P閾值調整注入； 6)除去之前生長的氧化物，重新生長柵介質材料； 7)澱積柵材料，接著光刻和刻蝕，形成柵圖形； 8)以光刻膠和柵為掩膜，離子注入形成和NMOS源漏摻雜一致的PTFET的源和NTFET的漏，濃度約I X IO20^l X 1021cnT3，NTFET漏邊緣和柵邊緣有間隔Lud ； 9)以光刻膠和柵為掩膜，離子注入形成和PMOS源漏摻雜一致的NTFET的源和PTFET的漏，濃度約I X IO20^l X 1021cnT3，PTFET漏邊緣和柵邊緣有間隔Lud ； 10)快速高溫退火激活雜質； 11)最後進入同CMOS—致的後道エ序，包括澱積鈍化層、開接觸孔以及金屬化等，即可製得所述的互補隧穿場效應電晶體。
2.如權利要求I所述的方法，其特徵在於，所述步驟I)中的半導體襯底材料選自Si、Ge,SiGe,GaAs或其他II-VI，III-V和IV-IV族的ニ元或三元化合物半導體、絕緣體上的矽或絕緣體上的鍺。
3.如權利要求I所述的方法，其特徵在於，所述步驟6)中的柵介質層材料選自Si02、Si3N4和高K柵介質材料。
4.如權利要求3所述的方法，其特徵在於，所述步驟6)中的生長柵介質層的方法選自下列方法之一常規熱氧化、摻氮熱氧化、化學氣相澱積和物理氣相澱積。
5.如權利要求I所述的方法，其特徵在於，所述步驟7)中的柵材料選自摻雜多晶矽、金屬鈷，鎳以及其他金屬或金屬矽化物。
6.如權利要求I所述的方法，其特徵在於，漏邊緣和柵邊緣有間隔Lud小於lOOnm。
全文摘要
本發明提供了一種利用標準CMOS IC工藝製備互補隧穿場效應電晶體的方法，屬於CMOS超大集成電路(ULSI)中的場效應電晶體邏輯器件與電路領域。該方法利用標準CMOS IC工藝中的互補P阱和N阱掩膜版，用於注入形成阱、溝道摻雜和閾值調整，來實現TFET的本徵溝道和體區，並利用版圖上柵與漏區之間的間距抑制TFET的雙極效應，實現互補TFET。本發明採用標準CMOS IC工藝中現有的工藝，在不增加任何掩膜版和工藝步驟的基礎上，實現了互補隧穿場效應電晶體(TFET)的製備。
文檔編號H01L21/8238GK102664165SQ201210156899
公開日2012年9月12日 申請日期2012年5月18日 優先權日2012年5月18日
發明者王陽元, 詹瞻, 邱穎鑫, 黃如, 黃芊芊 申請人:北京大學