數據串行化電路的製作方法

2023-10-06 13:01:19

本發明涉及一種數據串行化電路，且更明確地說涉及具有較低抖動再採樣方案的數據串行化電路。
背景技術：
：在常規技術中，集成電路(ic)必需多個時鐘樹。時鐘樹用於將多個時鐘信號提供到ic的核心電路。核心電路可使用時鐘信號對數據採樣。在有噪聲的功率和/或接地環境下，時鐘信號中的每一個的抖動根據用於產生時鐘信號中的每一個的時鐘樹的延遲級的數目而增加。因此，對應於由具有較高抖動的時鐘信號採樣的數據的眼圖的窗口的大小減小。所採樣數據的質量相應地降低。技術實現要素：本發明提供用於實現所採樣數據的較低抖動的多個數據串行化電路。本發明針對包含延遲電路、數據串行器、第一數據採樣器和第二數據採樣器的數據串行化電路。延遲電路包含多個延遲級，接收輸入時鐘信號且產生多個經延遲的時鐘信號。延遲級包含第一延遲級和在第一延遲級之前的第二經延遲級。經延遲的時鐘信號包含由第一延遲級產生的第一延遲時鐘信號和由第二延遲級產生的第二延遲時鐘信號。數據串行器耦合到延遲電路。數據串行器接收並行數據和延遲時鐘信號的最終級延遲時鐘信號，且根據最終級延遲時鐘信號將並行數據轉換為串行數據。第一數據採樣器和第二數據採樣器串聯耦合，且耦合到延遲電路和數據串行器。其中，第一數據採樣器根據第一延遲時鐘信號對串行數據採樣以產生第一輸出串行數據，且第二數據採樣器根據第二延遲時鐘信號對第一輸出串行數據採樣以產生第二輸出串行數據。本發明還針對包含延遲電路、數據串行器、多個數據採樣器和輸出決策電路的另一數據串行化電路。所述延遲電路包含多個延遲級，接收輸入時鐘信號且產生多個延遲時鐘信號。延遲級包含第一延遲級和在第一延遲級之前的第二延遲級。延遲時鐘信號包含由第一延遲級產生的第一延遲時鐘信號和由第二延遲級產生的第二延遲時鐘信號。數據串行器耦合到延遲電路，接收並行數據和延遲時鐘信號的第一延遲時鐘信號，且根據第一延遲時鐘信號將並行數據轉換為串行數據。數據採樣器耦合到延遲電路，其中，數據採樣器分別根據多個採樣時鐘信號對輸入串行數據採樣以產生多個經採樣串行數據。輸出決策電路耦合到數據採樣器，接收所述多個經採樣串行數據且根據所述多個經採樣串行數據選擇所述多個經採樣串行數據中的一個作為輸出串行數據。在本發明的一實施例中，其中所述輸出決策電路包含轉變檢測電路、投票電路、時鐘選擇電路和選擇器。轉變檢測電路耦合到數據採樣器，接收所述多個經採樣串行數據，且通過監視所述多個經採樣串行數據確定採樣時鐘信號中的哪一個命中串行數據的轉變區以產生檢測信息。投票電路耦合到轉變檢測電路，接收多個檢測信息且確定所述多個檢測信息中的大多數以產生投票結果。時鐘選擇電路耦合到投票電路，且根據投票結果產生選擇信號。選擇器耦合到時鐘選擇電路和數據採樣器，且根據選擇信號選擇所述多個經採樣串行數據中的一個作為輸出串行數據。總而言之，本發明提供用於對串行數據再採樣以產生輸出串行數據的多個數據採樣器。根據延遲時鐘信號產生串行數據，且數據採樣器根據所述延遲時鐘信號之前的另一(些)延遲時鐘信號對串行數據再採樣。如此，輸出串行數據的抖動可減小，且可改進輸出串行數據的質量。為了使本發明的前述以及其它特徵和優點更加可理解，下文詳細描述隨附有圖式的若干實施例。附圖說明包含附圖是為了提供對本發明的進一步理解，附圖併入在本說明書中並且構成本說明書的一部分。圖式說明本發明的實施例，並且與描述內容一起用於闡釋本發明的原理。圖1說明根據本發明的一實施例的數據串行化電路的示意圖。圖2說明根據本發明的一實施例的延遲時鐘信號與數據採樣器之間的關係圖。圖3說明根據本發明的一實施例的延遲時鐘信號和串行數據的波形圖。圖4說明根據本發明的另一實施例的數據串行化電路的示意圖。圖5說明根據本發明的一實施例的輸出決策電路的示意圖。圖6說明根據本發明的一實施例的轉變檢測電路的波形圖。圖7說明根據本發明的一實施例用於產生待由數據採樣器採樣的串行數據的方案的示意圖。元件符號說明100：數據串行化電路；110：延遲電路；111：延遲級；112：延遲級；113：延遲級；120：數據串行器；130：數據採樣器；131：數據採樣器；132：數據採樣器；410：延遲電路；411：延遲級；41n：延遲級；420：數據串行器；431：數據採樣器；432：數據採樣器；433：數據採樣器；440：輸出決策電路；450：相位產生電路；510：轉變檢測電路；520：投票電路；530：時鐘選擇電路；540：選擇器；710：初始級數據採樣器。具體實施方式請參看圖1，圖1說明根據本發明的一實施例的數據串行化電路100的示意圖。數據串行化電路100包含延遲電路110、數據串行器120和數據採樣器130-132。延遲電路110接收輸入時鐘信號ck0且通過循序延遲輸入時鐘信號ck0而產生多個延遲時鐘信號dck2-dck0。延遲電路110包含多個延遲級，例如作為一實例在圖1中繪示的三個延遲級111-113。其中，延遲級111-113串聯耦合，且分別產生延遲時鐘信號dck2-dck0。在此實施例中，延遲時鐘信號dck2在延遲時鐘信號dck1之前，且延遲時鐘信號dck1在延遲時鐘信號dck0之前。延遲級113為最終延遲級，且延遲時鐘信號dck0為最終級延遲時鐘信號。可見，因為延遲時鐘信號dck2在延遲時鐘信號dck1之前且延遲時鐘信號dck1在延遲時鐘信號dck0之前，所以延遲時鐘信號dck2的抖動小於延遲時鐘信號dck1的抖動，且延遲時鐘信號dck1的抖動小於延遲時鐘信號dck0的抖動。延遲級111-113中的每一個可由一或多個邏輯緩衝器實施。或，在一些實施例中，延遲級111-113中的每一個可由可延遲周期性信號的任何其它組件實施。數據串行器120耦合到延遲電路110，且接收由作為延遲級111-113的最終級的延遲級113產生的延遲時鐘信號dck0。數據串行器120還接收並行數據pdata，且根據最終級延遲時鐘信號(即，延遲時鐘信號dck0)將並行數據pdata轉換為串行數據sdata。數據串行器120可由任何並行信號實施以使所屬領域的技術人員眾所周知的信號轉換電路串行化。舉例來說，數據串行器120可將並行數據pdata預存儲到移位寄存器中，且根據延遲時鐘信號dck0移出移位寄存器中的並行數據pdata以產生串行數據sdata。數據採樣器130-132串聯耦合到數據串行器120。數據採樣器130從數據串行器120接收串行數據sdata，且接收延遲時鐘信號dck0。數據採樣器130根據延遲時鐘信號dck0對串行數據sdata採樣以產生輸出串行數據osdata0。數據採樣器131耦合到數據採樣器130，且接收輸出串行數據osdata0和延遲時鐘信號dck1。數據採樣器131根據延遲時鐘信號dck1對輸出串行數據osdata0採樣以產生輸出串行數據osdata1。此外，數據採樣器132耦合到數據採樣器131，且接收輸出串行數據osdata1和延遲時鐘信號dck2。數據採樣器132根據延遲時鐘信號dck2對輸出串行數據osdata1採樣以產生輸出串行數據osdata2。在當前實施例中，數據串行化電路100通過數據採樣器130-132根據延遲時鐘信號dck0-dck2依次對串行數據sdata採樣。從先前延遲級往稍後延遲級的方向來看，延遲時鐘信號的抖動逐漸增加。另一方面，從稍後延遲級往先前延遲級的方向來看，延遲時鐘信號的抖動視為逐漸減小。因為由相對在前的延遲級112產生的延遲時鐘信號dck1的抖動小於由最終延遲級113產生的最終級延遲時鐘信號dck0的抖動，所以輸出串行數據osdata1的抖動可小於使用具有大抖動的最終級延遲時鐘信號dck0而產生的輸出串行數據osdata0的抖動。類似地，因為由相對在前的延遲級111產生的延遲時鐘信號dck2的抖動小於由相對在後的延遲級112產生的延遲時鐘信號dck1的抖動，所以輸出串行數據osdata2的抖動可更小於輸出串行數據osdata1的抖動。換句話說，輸出串行數據osdata0-osdata2的抖動可使用具有逐漸較小抖動的延遲時鐘信號來進行採樣而逐漸減小。請參看圖2，圖2說明根據本發明的一實施例的延遲時鐘信號與數據採樣器之間的關係圖。圖2中，延遲時鐘信號dck(m-1)、dck(m-2)和dck(m-3)分別由具有多個延遲級的延遲電路110的不同中間延遲級產生，且延遲時鐘信號dck0為由延遲電路110的最終延遲級產生的最終級延遲時鐘信號，其中m為大於3的整數。中間延遲級，正如其所稱謂，不是延遲電路110的最終延遲級。圖2中，數據採樣器130-132可由d型觸發器(dff)實施。數據採樣器130-132可分別根據延遲時鐘信號dck(m-3)、dck(m-2)和dck(m-1)對所接收串行數據採樣。圖2說明使用不包含最終級延遲時鐘信號的延遲時鐘信號對串行數據採樣的實施例。從先前延遲級往稍後延遲級的方向來看，延遲時鐘信號的抖動逐漸增加。也就是說，如從稍後延遲級往先前延遲級的方向來看，延遲時鐘信號的抖動逐漸減小。如此，由數據採樣器130-132產生的經採樣串行數據的抖動由於使用具有逐漸較小的抖動的延遲時鐘信號來進行採樣而逐漸減小。在另一實施例中，數據採樣器130可首先根據最終級延遲時鐘信號dck0對串行數據sdata採樣，且隨後根據中間級延遲時鐘信號對串行數據採樣(例如圖1中的實例)。請參看圖3，圖3說明根據本發明的一實施例的延遲時鐘信號和串行數據的波形圖。圖1的數據採樣器130與數據採樣器131之間的時序參數的關係可繪示為如下文繪示的公式(1)：t–(td_ck+td_ck2q)–tjitter>tset(1)其中，t為延遲時鐘信號dck1的周期，td_ck為延遲時鐘信號dck1與延遲時鐘信號dck0之間的延遲，td_ck2q為數據採樣器130的門延遲，tjitter為累計抖動的時序範圍，且tset為數據採樣器131的設置時間(setuptime)。例如圖2中繪示的dck(m-2)和dck(m-3)等另外兩個中間級延遲時鐘信號可在與圖3中的延遲時鐘信號dck1和dck0的波形相同的波形中呈現，且時序參數的關係是類似的。請參看圖4，圖4說明根據本發明的另一實施例的數據串行化電路的示意圖。數據串行化電路400包含延遲電路410、數據串行器420、數據採樣器(被實施為d觸發器，dff)431-433、輸出決策電路440和相位產生電路450。延遲電路410包含多個延遲級411-41n，接收輸入時鐘信號ck0且延遲輸入時鐘信號ck0以產生多個延遲時鐘信號，包含中間級延遲時鐘信號dckn和最終級延遲時鐘信號dck0。延遲時鐘信號dck0傳送到數據串行器420，且數據串行器420根據延遲時鐘信號dck0將所接收並行數據pdata轉換為串行數據sdata。延遲時鐘信號dckn由延遲級411-41n的中間級中的一個產生，且可傳送到相位產生電路450。相位產生電路450可根據延遲時鐘信號dckn產生採樣時鐘信號sck1-sck3。由相位產生電路450產生的採樣時鐘信號sck1-sck3具有相同周期但不同相位，採樣時鐘信號sck2滯後於採樣時鐘信號sck1，且採樣時鐘信號sck3滯後於採樣時鐘信號sck2。此處應注意，在一些實施例中，相位產生電路450並不是必需的。採樣時鐘信號sck1-sck3可通過選擇由延遲電路410產生的中間級延遲時鐘信號中的三個來獲得。採樣時鐘信號sck2滯後於採樣時鐘信號sck1，且採樣時鐘信號sck3滯後於採樣時鐘信號sck2。採樣時鐘信號sck1與sck2之間的延遲，以及採樣時鐘信號sck2與sck3之間的延遲可根據串行數據sdata的數據發射速率確定。由兩個相鄰數據採樣器使用的兩個採樣時鐘信號之間的延遲與數據發射速率之間的關係可參考公式(1)。在一些實施例中，採樣時鐘信號sck1-sck3可選自延遲電路410的三個連續相鄰中間延遲級。數據採樣器431-433分別由三個d型觸發器(dff)形成。數據採樣器431-433通常接收串行數據sdata，分別根據採樣時鐘信號sck1-sck3對串行數據sdata採樣，且分別產生經採樣串行數據da、db和dc。輸出決策電路440接收經採樣串行數據da、db和dc，且根據經採樣串行數據da、db和dc選擇所述多個經採樣串行數據da、db和dc中的一個作為輸出串行數據osdata。在一個實施例中，數據採樣器431-433並不直接接收從數據串行器420輸出的串行數據sdata，而是接收經採樣串行數據，如參考圖7。圖7說明根據本發明的一實施例用於產生待由數據採樣器採樣的串行數據的方案的示意圖。圖7中，數據串行器420產生的串行數據sdata不直接發送到數據採樣器431-433。數據串行器420將串行數據sdata發送到初始級數據採樣器710。初始級數據採樣器710根據延遲時鐘信號dck0(其可為由延遲電路410的最終延遲級產生的最終級延遲時鐘信號)初始地對串行數據sdata採樣以產生輸入串行數據sdata1。輸入串行數據sdata1饋入到數據採樣器431-433。初始級數據採樣器710與所述多個數據採樣器431-433的時序參數之間的關係可參考公式(1)。此外，初始級數據採樣器710可為d型觸發器。在輸出決策電路440的詳細操作中，輸出決策電路440可根據所述多個經採樣串行數據da、db和dc的邏輯狀態選擇所述多個經採樣串行數據da、db和dc中的一個作為輸出串行數據osdata。請參看圖5，圖5說明根據本發明的一實施例的輸出決策電路的示意圖。圖5中，輸出決策電路440包含轉變檢測電路510、投票電路520、時鐘選擇電路530和選擇器540。轉變檢測電路510耦合到數據採樣器431-433，接收經採樣串行數據da、db和dc，且通過監視所述多個經採樣串行數據da、db和dc來確定採樣時鐘信號sck1-sck3中的哪一個命中串行數據sdata的轉變區以產生檢測信息di。通過參看圖6，圖6說明根據本發明的一實施例的轉變檢測電路的波形圖。串行數據sdata分別在採樣時鐘信號sck1-sck3的轉變沿(上升沿和/或下降沿)採樣，且可獲得三個(或更多)經採樣串行數據da、db和dc。舉採樣時鐘信號sck1作為實例。如果採樣時鐘信號sck1命中串行數據sdata的邏輯高區，那麼可獲得具有邏輯「1」的經採樣串行數據da，且如果採樣時鐘信號sck1命中串行數據sdata的邏輯低區，那麼可獲得具有邏輯「0」的經採樣串行數據da。可見，當第一、第二和第三經採樣串行數據da、db和dc的邏輯電平相同時，檢測信息di指示第一事件；當第一經採樣串行數據da的邏輯電平不同於第二經採樣串行數據db和第三經採樣串行數據dc的邏輯電平時，檢測信息di指示第二事件；以及當第三經採樣串行數據dc的邏輯電平不同於第一經採樣串行數據da和第二經採樣串行數據db的邏輯電平時，檢測信息di指示第三事件。其中，第一事件指示串行數據sdata的過渡區未由採樣時鐘信號sck1-sck3中的任一個命中，第二事件指示過渡區由第一採樣時鐘信號sck1命中，且第三事件指示過渡區由第三採樣時鐘信號sck3命中。也就是說，轉變檢測電路510可根據經採樣串行數據da、db和dc參照下文繪示的表1產生檢測信息di。表1中，「無轉變」為第一事件，「sck1命中數據轉變」為第二事件，且「sck3命中數據轉變」為第三事件。表1：abc檢測信息di無轉變sck3命中數據轉變不關注sck1命中數據轉變sck1命中數據轉變不關注sck3命中數據轉變無轉變此處請注意，表1中，可發現一些不合理的採樣串行數據集，例如(da，db，dc)＝(1，0，1)和(0，1，0)。其意味著，當時轉變檢測電路510的操作異常。如此情形下，檢測信息di由轉變檢測電路510設定成對應於異常狀態的「不關注」。投票電路520耦合到轉變檢測電路510，且在大多數投票操作的預定時間周期期間接收多個檢測信息di。投票電路520用於確定所述多個檢測信息的大多數以產生投票結果vr。詳細地說，在大多數投票操作的時間周期期間，根據所述多個檢測信息di，投票電路520可響應於檢測信息指示第一事件(「無轉變」)而累計第一值，響應於檢測信息指示第二事件(「sck1命中數據轉變」)而累計第二值，且響應於檢測信息指示第三事件(「sck3命中數據轉變」)而累計第三值。在完成大多數投票操作之後，第一值指示第一事件發生的次數，第二值指示第二事件發生的次數，且第三值指示第三事件發生的次數。投票電路520可在大多數投票操作之後根據第一到第三值確定所述三個事件當中發生最多次數的事件。投票結果vr指示在大多數投票操作期間發生最多次數的所確定的事件。換句話說，投票電路520可基於第一到第三值中的對應於發生最多次數的事件的一個產生投票結果vr。時鐘選擇電路530耦合到投票電路520和選擇器540。時鐘選擇電路530接收投票結果vr，根據投票結果vr產生選擇信號ss，且輸出選擇信號ss以控制選擇器540來選擇性地輸出經採樣串行數據da、db和dc中的一個作為輸出串行數據osdata。選擇信號ss可具有分別對應於指示第一事件、第二事件和第三事件的投票結果vr的三個不同值。詳細地說，如果投票結果vr指示第一事件(「無轉變」)，那麼選擇信號ss可控制選擇器540以輸出使用採樣時鐘信號sck2採樣的經採樣串行數據db作為輸出串行數據osdata；如果投票結果vr指示第二事件(「sck1命中數據轉變」)，那麼選擇信號ss可控制選擇器540以輸出使用採樣時鐘信號sck3採樣的經採樣串行數據dc作為輸出串行數據osdata；以及如果投票結果vr指示第三事件(「sck3命中數據轉變」)，那麼選擇信號ss可控制選擇器540以輸出使用採樣時鐘信號sck1採樣的經採樣串行數據da作為輸出串行數據osdata。轉變檢測電路510、時鐘選擇電路530和選擇器540可由多個邏輯門實施。邏輯門的設計可根據基於表1建造的真值表實施。投票電路520可包含計數器，且計數器分別對應於事件，計數器中的每一個根據對應檢測信息di產生累計值。投票電路520可進一步包含比較器以決定多個計值中的最大者，以產生投票結果vr。總而言之，本發明提供用於對串行數據再採樣以產生輸出串行數據的多個數據採樣器。串行數據根據延遲時鐘信號產生，且數據採樣器根據在延遲時鐘信號之前的另一(些)延遲時鐘信號對串行數據再採樣。通過選擇恰當的延遲時鐘信號，輸出串行數據的抖動可減小，且可改進輸出串行數據的質量。對於所屬領域的技術人員將顯而易見的是，在不脫離本發明的範圍或精神的情況下可以做出本發明的結構的各種修改以及變化。鑑於前述內容，希望本發明涵蓋屬於所附權利要求書及其等效物的範圍內的本發明的修改以及變化。當前第1頁12