Dmosfet和平面型mosfet的製作方法

2023-10-07 05:34:29 1

專利名稱：Dmosfet和平面型mosfet的製作方法
技術領域：
本發明涉及功率MOSFET(金屬氧化物半導體-場效應電晶體)，特別是涉及在耐壓約小於等於100V的低耐壓功率MOSFET中適合用於實現低導通電阻且低反饋電容的結構及其製造方法，進而涉及在使用了該功率MOSFET的電源裝置中適用且有效的技術。
背景技術：
例如，在臺式PC或筆記本PC、遊戲機等的電源裝置中使用的非絕緣型的DC/DC變換器，伴隨驅動的CPU(中央處理單元)、MPU(微處理單元)等的大電流化及作為無源部件的扼流圈、輸入輸出電容的小型化的要求等，存在大電流化、高頻化的趨勢。用高側開關和低側開關構成上述DC/DC變換器，在這些開關中分別使用了功率MOSFET。
這些開關通過邊取得同步邊交替地導通/關斷高側和低側，進行電壓變換。高側開關是DC/DC變換器的控制用開關，低側開關是同步整流用開關。
關於高側開關中的損耗，在進行開關時發生的開關損耗是主要的損耗，對用於高側開關的功率MOSFET要求在減小導通電阻(Ron)的同時減小反饋電容(Crss)。此外，關於低側開關中的損耗，導通損耗是主要的損耗，對用於低側開關的功率MOSFET要求減小導通電阻(Ron)。
此外，在上述DC/DC變換器中，產生稱為自導通現象的問題。所謂自導通，是下述的現象如果在低側開關處於關斷的狀態下高側開關導通，則低側開關的漏電壓上升，伴隨該電壓變化，經低側開關的柵、漏間的反饋電容在低側開關的柵、源間流過充電電流，低側開關的柵電壓上升，超過閾值電壓而錯誤地接通低側開關。如果產生自導通，則從高側開關至低側開關流過大的貫通電流，變換效率大幅度地下降。由於低側開關的柵電壓上升值與低側開關的反饋電容和輸入電容之比(Crss/Ciss)成比例，故對低側開關要求在減小導通電阻的同時也減小Crss/Ciss。
在目前的DC/DC變換器中，由於工作頻率約為300kHz，不太高，故高側開關、低側開關都主要使用了具有溝槽結構的功率MOSFET。由於溝槽功率MOSFET可減小單元尺寸且不發生JFET(結型場效應電晶體)的電阻分量，故可實現低導通電阻。但是，在溝槽功率MOSFET中，由於反饋電容大，故隨著DC/DC變換器的高頻化，存在開關損耗、因自導通產生的損耗等變大的問題。
作為減小反饋電容的功率MOSFET，有平面型MOSFET。但是，在平面型MOSFET中，由於存在JFET電阻分量，故存在難以減小單元尺寸，難以減小導通電阻的問題。
例如，在專利文獻1中提出了通過在平面型MOSFET的溝道間的JFET區域中設置濃度比漂移層的濃度高的N型區域可使JFET區域變窄並減小單元尺寸以實現低導通電阻的結構。
專利文獻1日本專利申請特開2003-298052號公報但是，在上述專利文獻1的平面型MOSFET中，單元尺寸的微細化是不充分的，與溝槽MOSFET相比，導通電阻還是高，必須研究如何進一步減小導通電阻。此外，在平面型MOSFET中，為了減小導通電阻而不受JFET電阻分量的影響，已知使溝道層淺結化即可，但在上述專利文獻1的平面型MOSFET中，溝道層的深度約為0.8μm，關於淺結化的研究是不充分的。此外，由於如果使溝道層淺結化則溝道的朝向橫方向的分散也減小，故對於平面型MOSFET的結構存在溝道層穿通、耐壓下降的問題。因此，對於具有例如溝道深度小於等於0.5μm那樣的淺溝道層的平面型MOSFET未進行研究。

發明內容
因此，本發明的目的在於提供在平面型MOSFET中即使使溝道層淺結化也可防止溝道層的穿通並可實現低導通電阻且低反饋電容的MOSFET的技術。
根據本說明書的記述和附圖，本發明的上述以及其它的目的和新的特徵會變得明顯。
如果簡單地說明本申請中公開的發明中具有代表性的發明的概要，則如下所述。
關於本發明的特徵，為了在平面型MOSFET中實現低導通電阻和低反饋電容，使溝道層淺結化以達到小於等於0.5μm，且為了防止朝向橫方向的分散減小後溝道層穿通，本發明具有以下的特徵。
(1)在N溝道型DMOSFET(雙擴散MOSFET)中，使用P型的多晶矽電極作為柵電極。
(2)在源區中設置CMOSFET的LDD(輕摻雜漏)區域那樣的淺的N型層，將源區作成二級結構。
如果簡單地說明由本申請中公開的發明中具有代表性的發明得到的效果，則如下所述。
按照本發明，由於在平面型MOSFET中即使使溝道層淺結化也可防止溝道層的穿通，故可實現低導通電阻且低反饋電容的MOSFET。
再者，按照本發明，通過將上述平面型MOSFET使用於DC/DC變換器的高側開關和低側開關，可減少系統的損耗。


圖1示出了本發明的實施形態1的平面型MOSFET的剖面結構。
圖2示出了本發明的實施形態1的平面型MOSFET的各尺寸的一例。
圖3(a)、(b)示出了在本發明的實施形態1中柵電極的多晶矽為不同極性時，熱平衡狀態下的柵電極、柵絕緣膜、溝道層的能帶的差別。
圖4示出了在本發明的實施形態1中圖1的A-A』剖面的雜質濃度分布和使用了N型多晶矽、P型多晶矽的情況下Vds＝0V時的空穴濃度分布的計算結果。
圖5示出了在本發明的實施形態1中柵電極的多晶矽為不同極性時的漏-源間耐壓的計算結果。
圖6(a)、(b)示出了在本發明的實施形態1中柵電極的多晶矽為不同極性時，在漏-源間施加了20V電壓時的等電位線的二維分布。
圖7示出了在本發明的實施形態1中JFET區域的長度和每單位面積的導通電阻的計算結果。
圖8(a)～(c)示出了本發明的實施形態1的平面型MOSFET的製造方法。
圖9(d)～(f)示出了本發明的實施形態1的平面型MOSFET的製造方法。
圖10(g)～(i)示出了本發明的實施形態1的平面型MOSFET的製造方法。
圖11(j)～(l)示出了本發明的實施形態1的平面型MOSFET的製造方法。
圖12(m)、(n)示出了本發明的實施形態1的平面型MOSFET的製造方法。
圖13示出了本發明的實施形態2的平面型MOSFET的剖面結構。
圖14示出了本發明的實施形態3的平面型MOSFET的剖面結構。
圖15示出了本發明的實施形態4的平面型MOSFET的剖面結構。
圖16示出了本發明的實施形態4的平面型MOSFET的剖面結構。
圖17示出了本發明的實施形態5的平面型MOSFET的剖面結構。
圖18示出了本發明的實施形態6的平面型MOSFET的剖面結構。
圖19示出了本發明的實施形態7的平面型MOSFET的剖面結構。
圖20示出了本發明的實施形態8的平面型MOSFET的剖面結構。
圖21示出了本發明的實施形態9的平面型MOSFET的剖面結構。
圖22示出了本發明的實施形態9的各結構中的漏-源間耐壓的計算結果。
圖23(a)、(b)示出了在本發明的實施形態9中，在現有的平面型MOSFET和本實施形態的平面型MOSFET的漏-源間施加了20V的電壓時的等電位線的二維分布。
圖24示出了在本發明的實施形態10的電源裝置中包含的非絕緣型的DC/DC變換器的電路結構。
圖25示出了在本發明的實施形態10中，現有的溝槽MOSFET和本發明的平面型MOSFET的反饋電容的漏電壓依存性的計算結果。
圖26示出了在本發明的實施形態10中，將現有的溝槽MOSFET和本發明的平面型MOSFET使用於DC/DC變換器的低側開關時的低側開關的柵電壓的計算結果。
具體實施例方式
以下，根據附圖詳細地說明本發明的實施形態。再有，在用於說明實施形態的全部圖中，作為原則，對同一構件附以同一符號，省略其重複的說明。
(實施形態1)使用圖1～圖8說明本發明的實施形態1。圖1示出了本發明的實施形態1的平面型MOSFET的剖面結構。圖2示出本發明的實施形態1的平面型MOSFET的各尺寸的一例。
本實施形態1的平面型MOSFET，如圖1中所示，是平面型的N溝道型DMOSFET(雙擴散MOSFET)，在N+襯底1上有N-外延層2，在該N-外延層2中設置了P型溝道層3、N+源區4和體接觸區5，經柵絕緣膜6形成了柵電極的P型多晶矽7。P型多晶矽7成為去除了與P型溝道層3之間的JFET區域對置的部位的一部分的結構，此外，在P型多晶矽7的上部形成了矽化鎢膜8。用絕緣膜9覆蓋了矽化鎢膜8的上部和側面、P型多晶矽7的側面。該DMOSFET在表面上設置了源電極11，在背面上設置了漏電極10。再有，圖1的結構示出了柵電極是條形的結構，但也可以是多角形、梯形等的網狀結構。
本實施形態的特徵，如圖2中所示，是P型溝道層3的結深淺到0.25μm。因此，可使溝道層間的JFET區域變窄(在圖2中窄到0.5μm)，其結果，可減小單元間距，可減小導通電阻。圖7示出JFET區域的長度(L)與每單位面積的導通電阻(Ron·Aa)的計算結果。如圖7中所示，如果使L比0.5μm窄，則可知JFET電阻分量變大，整體的導通電阻開始上升。於是，即使使L變窄，也不低於0.5μm。
在本實施形態中，由於將P型溝道層3形成得較淺，故朝向橫方向的分散也小，圖2中的溝道長度小到0.1μm。因此，如果使用作為通常的N溝道型MOSFET的柵電極使用的N型多晶矽的柵電極，則溝道層就穿通了，如圖5中所示那樣，不能保持耐壓。為了防止上述穿通，使用了P型多晶矽7的柵電極這一點是本實施形態的最大的特徵。圖3～圖6用於說明通過使用P型多晶矽7的柵電極可防止穿通的現象，下面依次進行說明。
圖3示出柵電極的多晶矽極性不同時熱平衡狀態下的柵電極、柵絕緣膜和溝道層的能帶的差別，圖3(a)示出熱平衡狀態下的N型多晶矽的柵電極、柵絕緣膜、P型溝道層的能帶。N型多晶矽的費密能級處於導帶的底附近，在熱平衡狀態下P型溝道層的能帶在柵絕緣膜的表面上如圖示那樣彎曲到下方，表面的空穴被抽出而耗盡。另一方面，圖3(b)示出如本實施形態那樣使用了P型多晶矽7的柵電極時的能帶。P型多晶矽7的費密能級處於價帶的頂上附近，在熱平衡狀態下P型溝道層3的能帶幾乎不彎曲，不抽出表面的空穴。
圖4示出圖1的A-A』剖面的雜質濃度分布和柵電極使用了N型多晶矽和P型多晶矽、Vds＝0V時的空穴濃度分布的計算結果。如圖4中所示，在使用了N型多晶矽作為柵電極的情況下，可知P型溝道層的表面的空穴濃度下降了。另一方面，在如本實施形態那樣使用了P型多晶矽7作為柵電極的情況下，因PN結的內建電位的影響，與雜質濃度相比，空穴濃度下降了，但與使用了N型多晶矽作為柵電極的情況相比，P型溝道層3的表面的空穴濃度大了2個數量級以上，可知能防止溝道層的穿通。
圖5示出柵電極的多晶矽極性不同時漏-源間耐壓的計算結果。如圖5中所示，在使用了N型多晶矽的情況下，溝道層穿通，漏電流變大，但通過如本實施形態那樣使用P型多晶矽7，可防止P型溝道層3的穿通，可知能得到陡峭的耐壓曲線。
圖6示出柵電極的多晶矽極性不同的情況下，在漏-源間施加了20V電壓時的等電位線的二維分布。如圖6(a)中所示，在使用了N型多晶矽13的情況下，等電位線擴展到N+源區4，可知P型溝道層3穿通了。另一方面，如圖6(b)中示出的本實施形態那樣使用了P型多晶矽7的情況下，可知等電位線未到達N+源區4，能防止穿通。
以上，根據圖3～圖6可知，通過在本實施形態中將現有技術中一直使用的N型多晶矽改為使用P型多晶矽7，能防止由於使P型溝道層3淺結化而導致的溝道層穿通。
作為本實施形態的其它的特徵是為了減小柵的輸入電容和柵-漏間的反饋電容而去除了柵電極的與JFET區域對置的一部分這一點。此外，在本實施形態中，由於柵電極的尺寸如圖2中所示微細到0.25μm，故存在柵電阻變大的問題。因此，在本實施形態中，其特徵在於在柵電極上設置作為金屬膜的矽化鎢膜8。
圖8～圖12示出了包含在柵電極上設置矽化鎢膜的、本實施形態的平面型MOSFET的製造方法的一例。
首先，如圖8(b)中所示那樣氧化圖8(a)中示出的N+襯底1上的N-外延層2的表面，形成柵絕緣膜6。後面要敘述，該柵絕緣膜6可以是氧化膜，也可以是通過在氮氣氛中氧化形成的氮氧化膜。再者，如圖8(c)中所示，澱積P型多晶矽7。作為P型多晶矽7的形成方法，可直接澱積P型多晶矽7，也可在澱積了絕緣性的多晶矽後通過進行硼(B)、二氟化硼(BF2)等的離子注入並進行熱擴散來形成P型多晶矽7。
其次，如圖9(d)中所示，澱積作為金屬電極的矽化鎢膜8。其後，如圖9(e)中所示，利用以光刻膠17為掩模的光刻工藝和幹法刻蝕，如圖9(f)中所示，在柵絕緣膜6上形成層疊了P型多晶矽7、矽化鎢膜8的柵結構。
其次，如圖10(g)中所示，以光刻膠17a為掩模，實施溝道光刻(ホト)離子注入。在此，在現有的平面型MOSFET中，為了防止穿通，從傾斜的角度進行離子注入，或有時在進行了垂直的離子注入後進行被稱為袋(pocket)注入的來自傾斜方向的離子注入，但在本實施形態中，其特徵在於通過使P型溝道層3淺結化和使用P型多晶矽7防止穿通，只用垂直的離子(硼B)注入形成P型溝道層3。即，如圖10(h)中所示，利用熱擴散形成P型溝道層3，然後，如圖10(i)中所示，以光刻膠17b為掩模，實施源光刻(ホト)離子(砷As)注入。
其次，如圖11(j)中所示，澱積由絕緣膜9形成的保護膜。其後，如圖11(k)中所示，以光刻膠17c為掩模，實施用於取得體接觸的光刻。然後，如圖11(l)中所示，進行二氟化硼的離子注入。
其次，如圖12(m)中所示，通過進行熱擴散，形成N+源區4和體接觸區5。最後，如圖12(n)中所示，在表面上形成了由鋁(Al)形成的源電極11後，研磨背面，蒸鍍金(Au)等形成漏電極10，完成平面型MOSFET的器件。
通過引用CMOSFET工藝可製作本實施形態的平面型MOSFET。特別是，為了實施柵電極加工的微細化及在後述的實施形態中敘述的STI工藝等，優選使用小於等於0.25μm規則的CMOSFET工藝。
(實施形態2)使用圖13說明本發明的實施形態2。圖13示出本發明的實施形態2的平面型MOSFET的剖面結構。圖13的特徵在於相對於柵在垂直方向上交替地配置了N+源區4和體接觸區5。通過這樣地配置，不改變JFET區域的尺寸就可減小單元間距，可減小導通電阻。
(實施形態3)使用圖14說明本發明的實施形態3。圖14示出本發明的實施形態3的平面型MOSFET的剖面結構。圖14的特徵在於使用了氮氧化膜14作為柵絕緣膜這一點。在本實施形態3中，使用了P型多晶矽7作為柵電極，使用硼(B)作為其雜質。在作為通常的柵絕緣膜的氧化膜的情況下，如果在P型多晶矽的澱積後進行高溫熱擴散，則已知發生P型多晶矽中的硼穿過氧化膜且硼到達半導體襯底的硼穿通的問題。如果產生硼穿通，則產生MOSFET的閾值電壓發生變動的問題。
作為防止上述的硼穿通的方法，已知使用通過在一氧化二氮(N2O)或一氧化氮(NO)、氨(NH3)氣體等的氣氛中實施熱氧化、在氧化膜中導入氮的氮氧化膜14即可。
在本實施形態中，由於柵電極使用了包含硼的P型多晶矽7，故存在產生硼穿通的問題的可能性。因此，本實施形態3的特徵在於通過使用氮氧化膜14作為柵絕緣膜的至少一部分，可防止硼穿通。
(實施形態4)使用圖15和圖16說明本發明的實施形態4。圖15和圖16示出本發明的實施形態4的平面型MOSFET的剖面結構。本實施形態的特徵在於與JFET區域對置的柵絕緣膜的一部分比與P型溝道層3對置的部分的柵絕緣膜厚這一點。通過加厚柵絕緣膜的一部分，具有可減小柵-漏間的反饋電容的效果。
圖15和圖16使用了形成上述厚的柵絕緣膜的不同方法，其特徵在於在圖15中，用LOCOS(矽的局部氧化)工藝形成作為LOCOS氧化膜15的絕緣膜，在圖16中，用STI(淺溝槽隔離)工藝形成作為STI氧化膜16的絕緣膜。兩工藝都在上述圖8(b)中示出的柵氧化工藝之前實施即可。在LOCOS工藝中，由於用掩模形成氮化膜，其後利用熱氧化形成氧化膜，故難以製作微細的厚膜結構，但在STI工藝中，由於通過在微細的溝槽內埋入氧化膜來製作，故可製作更微細的厚膜結構。
在本實施形態中，由於JFET區域的長度微細到0.5μm左右，故優選使用STI工藝。STI工藝是在小於等於0.25μm規則的CMOS工藝中一般使用的工藝，如上述圖8～圖12中所示，由於本實施形態的平面型MOSFET可使用CMOSFET工藝來製作，故使用STI工藝是沒有問題的。
(實施形態5)使用圖17說明本發明的實施形態5。圖17示出本發明的實施形態5的平面型MOSFET的剖面結構。本實施形態的特徵在於在與JFET區域對置的位置的一部分上設置了偽柵電極這一點。偽柵電極與源電極連接，在對器件進行反偏置時，由於耗盡層也從偽柵電極起擴展，故具有進一步減小柵-漏間電容的效果。
在用上述圖9(e)加工柵電極時，通過留下與JFET區域對置的區域的一部分的P型多晶矽18和矽化鎢膜19，可製作上述偽柵電極，可在上述實施形態1的工藝中不附加新的工藝來形成。
(實施形態6)使用圖18說明本發明的實施形態6。圖18示出本發明的實施形態6的平面型MOSFET的剖面結構。本實施形態的特徵在於在JFET區域的一部分上設置了肖特基結20這一點。通過將JFET區域的一部分作成肖特基結20，耗盡層從肖特基結20擴展到JFET區域內，具有進一步減小柵-漏間電容的效果。
此外，由於內置由肖特基結20得到的肖特基勢壘二極體，故特別是通過作為DC/DC變換器的低側開關來使用，也具有可減少空載時間(dead time)時二極體的導通損耗、恢復損耗等這樣的效果。
(實施形態7)使用圖19說明本發明的實施形態7。圖19示出本發明的實施形態7的平面型MOSFET的剖面結構。本實施形態的特徵在於通過在N-外延層2中製作P型區域21a、21b提供了超級結(super junction)結構的平面型MOSFET這一點。通過應用超級結結構，具有可進一步減小MOSFET的導通電阻的效果。
用上述實施形態1中示出的製造方法，在圖11(l)的接觸區刻蝕和注入的工藝時，通過用高能量進行硼的離子注入，可製作上述P型區域21a、21b。再有，在本實施形態中示出了利用2次離子注入形成P型區域21a、21b的例子，但可利用1次離子注入來形成，也可利用更多次的離子注入來形成。
(實施形態8)使用圖20說明本發明的實施形態8。圖20示出本發明的實施形態8的平面型MOSFET的剖面結構。本實施形態的特徵在於在P型溝道層3之間設置了濃度比N-外延層2的濃度高的N型區域22這一點。通過插入高濃度層的N型區域22，可以進一步減小MOSFET的導通電阻。
插入N型區域22這樣的例子與在上述專利文獻1中記載的結構相同，但在本實施形態中，通過使用P型多晶矽7的柵電極作為柵電極，具有可進一步提高N型區域22的雜質濃度的效果。即，由於通過使用P型多晶矽7使N型區域22的表面耗盡，故與使用N型多晶矽的情況相比，即使提高N型區域22的雜質濃度，也可使N型區域22耗盡，不會使耐壓下降。在柵絕緣膜6的形成前，通過對器件的整個面進行離子注入形成N型區域22即可。
(實施形態9)使用圖21～圖23說明本發明的實施形態9。圖21示出本發明的實施形態9的平面型MOSFET的剖面結構。在迄今為止的實施形態中，其特徵在於通過使用P型多晶矽7作為柵電極來防止P型溝道層3的穿通，但在本實施形態中，其特徵在於通過既使用N型多晶矽13作為柵電極，又在N+源區4內設置淺的N型層12，將N+源區4作成圖21那樣的二級結構來防止穿通。
圖22示出各結構中的漏-源間耐壓的計算結果。與使用P型多晶矽7的情況相比，漏電流有一些增加，但即使使用N型多晶矽13作為柵電極，通過將N+源區4的結構作成二級結構，可防止穿通，得到了陡峭的耐壓曲線。
圖23示出在現有的平面型MOSFET和本實施形態的平面型MOSFET中對漏-源間施加了20V的電壓時的等電位線的二維分布。如圖23(a)中所示，在現有的結構中，等電位線擴展到N+源區4，而如圖23(b)所示，通過將N+源區4作成二級結構，可知等電位線未到達N+源區4，能防止穿通。
作為本實施形態的淺的N型層12的製造方法，可用與CMOS工藝中使用的LDD(輕摻雜漏)區域的製作方法相同的工藝來製作。即使在本實施形態的平面型MOSFET中，由於與上述圖8～圖12的製造方法同樣地可引用CMOS工藝來製作，故在形成LDD區域方面沒有問題。
此外，關於本實施形態的結構，也可同樣地適用在實施形態2中示出的交替地配置源區和體接觸區的例子、在實施形態4中示出的加厚與JFET區域對置的柵絕緣膜的一部分的例子、在實施形態5中示出的偽柵電極的例子、在實施形態6中示出的肖特基結的例子和在實施形態7中示出的超級結結構的例子。
(實施形態10)在本發明的實施形態10中，說明將到上述為止已說明的平面型MOSFET應用於包含DC/DC變換器的電源裝置的用途並進而說明該情況的效果。
使用圖24～圖26說明本發明的實施形態10。圖24示出在電源裝置中包含的非絕緣型的DC/DC變換器的電路結構。非絕緣型的DC/DC變換器包括控制IC31、驅動IC32、高側開關33、低側開關34、平滑用電感器L、平滑用電容器C等，且連接到CPU/MPU上。
如上所述，在高側開關33中，開關損耗是主要的損耗，為了減少損耗，減小柵-漏間電容(Crss)是重要的。此外，在低側開關34中，與減少導通損耗一起減少因自導通引起的損耗是重要的，減小導通電阻和Crss/Ciss是重要的。在此，本發明的平面型MOSFET通過減小單元尺寸來降低導通電阻，同時由於是平面型結構，故也實現了Crss的減小。
圖25示出現有的溝槽MOSFET和本發明的平面型MOSFET的反饋電容的漏電壓依存性的計算結果。可知通過使用平面型結構，可減小反饋電容。因此，如果將該結構用於DC/DC變換器的高側開關33，可減小開關損耗。
圖26示出了將現有的溝槽MOSFET和本發明的平面型MOSFET使用於DC/DC變換器的低側開關時的低側開關的柵電壓的計算結果。如圖26中所示可知，在現有的溝槽MOSFET中，柵電壓上升到約1.5V，產生了自導通現象。另一方面，在使用了本發明的平面型MOSFET的情況下，由於可減小Crss/Ciss，故柵電壓不上升，未產生自導通現象。因此，如果將本發明的平面型MOSFET用於低側開關34，則不產生因自導通現象引起的損耗，可減少損耗。
以上，以N溝道型平面型MOSFET為中心，根據發明的實施形態具體說明了由本發明人進行的發明，但本發明當然不限定於上述實施形態，在不脫離其要旨的範圍內可作各種各樣的變更。例如，關於溝道層的淺結化，也可適用於P溝道型平面型MOSFET及溝槽MOSFET、橫型MOSFET。
本發明涉及功率MOSFET，特別是可應用於在耐壓約小於等於100V的低耐壓功率MOSFET中適合用於實現低導通電阻且低反饋電容的結構及其製造方法，進而可應用於使用了該功率MOSFET的電源裝置。
權利要求
1.一種N溝道型DMOSFET，其特徵在於用P型多晶矽電極形成了柵電極。
2.如權利要求1中所述的DMOSFET，其特徵在於上述DMOSFET是平面型MOSFET。
3.如權利要求2中所述的DMOSFET，其特徵在於上述平面型MOSFET的P型溝道層的縱方向的結深小於等於0.5μm。
4.如權利要求3中所述的DMOSFET，其特徵在於用來自相對於半導體襯底的垂直方向的離子注入和熱擴散形成上述P型溝道層。
5.如權利要求2中所述的DMOSFET，其特徵在於除去了上述柵電極的與JFET區域對置的一部分。
6.如權利要求2中所述的DMOSFET，其特徵在於對於上述平面型MOSFET的上述柵電極，在上述P型多晶矽電極的上部設置了金屬電極。
7.如權利要求6中所述的DMOSFET，其特徵在於上述金屬電極是矽化鎢膜。
8.如權利要求2中所述的DMOSFET，其特徵在於在與上述柵電極垂直的方向上交替地並排配置了上述平面型MOSFET的源區和體接觸區。
9.如權利要求2中所述的DMOSFET，其特徵在於用在氧化膜中包含氮的氮氧化膜形成了處於上述平面型MOSFET的上述柵電極與溝道層之間的柵絕緣膜的至少一部分。
10.如權利要求2中所述的DMOSFET，其特徵在於使上述平面型MOSFET的與JFET區域對置的柵絕緣膜的一部分比與溝道層對置的柵絕緣膜厚。
11.如權利要求2中所述的DMOSFET，其特徵在於在上述平面型MOSFET的與JFET區域對置的區域的一部分中經柵絕緣膜設置了具有與源電位相同的電位的偽柵電極。
12.如權利要求2中所述的DMOSFET，其特徵在於在上述平面型MOSFET的JFET區域內的一部分中設置了肖特基結。
13.如權利要求2中所述的DMOSFET，其特徵在於在上述平面型MOSFET的N型外延層中形成了用於使上述N型外延層耗盡的P型區域。
14.如權利要求2中所述的DMOSFET，其特徵在於在上述平面型MOSFET的P型溝道層之間形成了濃度比N型外延層的濃度高的N型區域。
15.如權利要求2中所述的DMOSFET，其特徵在於上述平面型MOSFET的製造工藝採用設計規則小於等於0.25μm的CMOSFET工藝。
16.如權利要求2中所述的DMOSFET，其特徵在於將上述DMOSFET應用於包含DC/DC變換器的電源裝置，將上述DMOSFET用作上述DC/DC變換器的高側開關或低側開關。
17.一種平面型MOSFET，其特徵在於源區中接近於柵電極的區域的一部分的結深比其它的源區的結深淺。
18.如權利要求17中所述的平面型MOSFET，其特徵在於上述平面型MOSFET的製造工藝採用設計規則小於等於0.25μm的CMOSFET工藝。
19.如權利要求17中所述的平面型MOSFET，其特徵在於將上述平面型MOSFET應用於包含DC/DC變換器的電源裝置，將上述平面型MOSFET用作上述DC/DC變換器的高側開關或低側開關。
全文摘要
提供在平面型MOSFET中即使使溝道層淺結化也可防止溝道層的穿通並可實現低導通電阻和低反饋電容的MOSFET的技術。解決方法是在平面型MOSFET、特別是N溝道的DMOSFET中使用P型多晶矽(7)作為柵電極。
文檔編號H01L29/49GK1921150SQ20061011108
公開日2007年2月28日 申請日期2006年8月18日 優先權日2005年8月25日
發明者白石正樹, 巖崎貴之, 松浦伸悌, 中沢芳人, 可知剛 申請人:株式會社瑞薩科技