半導體器件結構及其形成方法與流程

2024-04-12 10:05:05

1.本發明的實施例涉及半導體器件結構及其形成方法。


背景技術：

2.將半導體器件用於各種電子應用，諸如個人計算機、手機、數位相機和其他電子設備。通常通過在半導體襯底上方依次沉積絕緣或介電層、導電層和半導體材料層，以及使用光刻圖案化各個材料層以在其上形成電路組件和元件來製造半導體器件。通常在單個半導體晶圓上製造許多集成電路，並且通過沿劃線在集成電路之間進行鋸切來切割晶圓上的單個管芯。通常例如以多晶片模塊或者以其他類型的封裝形式來單獨封裝單個管芯。
3.隨著半導體工業發展到納米技術工藝節點以追求更高的器件密度、更高的性能和更低的成本，來自製造和設計問題的挑戰引起了三維設計的發展。
4.儘管現有的半導體器件通常已經足以滿足它們的預期目的，但它們並不是在所有方面都完全令人滿意的。


技術實現要素：

5.本發明的一些實施例提供了一種半導體器件結構，包括：多個第一納米結構，在垂直方向上堆疊在襯底上方；柵極結構，圍繞第一納米結構；s/d結構，與柵極結構相鄰；內部間隔件層，形成在柵極結構和s/d結構之間；以及硬掩模層，形成在內部間隔件層上方，其中，硬掩模層位於柵極結構和s/d結構之間，並且與內部間隔件層直接接觸。
6.本發明的另一些實施例提供了一種半導體器件結構，包括：多個第一納米結構，位於襯底上方；柵極結構，圍繞第一納米結構；金屬層，形成在柵極結構上方；硬掩模層，與金屬層相鄰；以及第一柵極間隔件，形成在硬掩模層上方，其中，第一柵極間隔件與硬掩模層直接接觸。
7.本發明的又一些實施例提供了一種形成半導體器件結構的方法，包括：
8.在襯底上方形成第一鰭結構，其中，第一鰭結構包括在垂直方向上堆疊的多個第一半導體層和多個第二半導體層；在第一鰭結構上方形成硬掩模層；在硬掩模層上方形成偽柵極結構；在偽柵極結構上方形成介電層；去除偽柵極結構以形成溝槽；去除第一半導體層以形成間隙；在溝槽和間隙中形成柵極結構；去除柵極結構的部分以暴露硬掩模層的部分；去除硬掩模層的部分來暴露柵極結構以形成凹槽和剩餘的硬掩模層；以及在凹槽中形成金屬層，其中，金屬層與剩餘的硬掩模層直接接觸。
附圖說明
9.當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的方面。需要強調的是，根據工業中的標準實踐，各個部件未按比例繪製。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
10.圖1示出了根據一些實施例的半導體結構的俯視圖。
11.圖2a至圖2j示出了根據一些實施例的製造半導體結構的中間階段的立體圖。
12.圖3a-1至圖3o-1示出了根據本發明的一些實施例的沿圖2j中所示的線x-x』的形成半導體器件結構的各個階段的截面圖。
13.圖3a-2至圖3e-2示出了根據本發明的一些實施例的沿圖2j中所示的線y-y』的形成半導體器件結構的各個階段的截面圖。
14.圖3f-2至圖3o-2示出了根據本發明的一些實施例的沿圖2j中所示的線y
2-y2』
的形成半導體器件結構的各個階段的截面圖。
15.圖3b
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構的凹口的截面圖。
16.圖3c
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構的內部間隔件的截面圖。
17.圖3i-3示出了根據本發明的一些實施例的圖3i-2中的區域a的放大截面圖。
18.圖3j-3至圖3o-3示出了根據本發明的一些實施例的圖3j-1至圖3o-1中的區域b的放大截面圖。
19.圖3o-4示出了根據本發明的一些實施例的圖3o-2中的區域a的放大截面圖。
20.圖3o
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構的金屬層194的截面圖。
21.圖4示出了根據一些實施例的半導體器件結構的截面圖。
22.圖5示出了根據一些實施例的半導體器件結構的截面圖。
23.圖6a-1至圖6d-1示出了根據本發明的一些實施例的沿圖2j中所示的線x-x』的形成半導體器件結構的各個階段的截面圖。
24.圖6a-2至圖6d-2示出了根據本發明的一些實施例的圖6a-1至圖6d-1中的區域b的放大截面圖。
25.圖7示出了根據一些實施例的半導體器件結構的截面圖。
26.圖8示出了根據一些實施例的半導體器件結構的截面圖。
具體實施方式
27.以下公開內容提供了許多用於實現所提供主題的不同部件的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，並且也可以包括可以在第一部件和第二部件之間形成的額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可以在各個實例中重複參考標號和/或字符。該重複是為了簡單和清楚的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。
28.描述了實施例的一些變型。在所有各個視圖和示例性實施例中，類似的參考標號用於表示類似的元件。應當理解，可以在該方法之前、期間和之後提供額外的操作，並且對於該方法的其他實施例，可以替換或消除所描述的一些操作。
29.可以通過任何合適的方法來圖案化以下描述的納米結構電晶體(例如，納米片電晶體、納米線電晶體、多橋溝道、納米帶fet、全環柵(gaa)電晶體結構)。例如，可以使用包括
雙重圖案化或多重圖案化工藝的一種或多種光刻工藝圖案化結構。通常，雙重圖案化工藝或多重圖案化工藝將光刻和自對準工藝組合，從而允許創建例如具有比使用單個直接光刻工藝可獲得的間距更小的間距的圖案。例如，在一個實施例中，在襯底上方形成犧牲層並且使用光刻工藝圖案化犧牲層。使用自對準工藝，在圖案化的犧牲層旁邊形成間隔件。然後去除犧牲層，並且然後可以使用剩餘的間隔件來圖案化gaa結構。
30.提供了形成半導體器件結構的實施例。半導體器件結構包括位於襯底上方的鰭結構，並且鰭結構包括多個納米結構。柵極結構包裹在納米結構周圍。在鰭結構上方形成硬掩模層以保護下面的層免受蝕刻工藝的蝕刻。去除硬掩模層的部分，但保留硬掩模層的另一部分。硬掩模層位於內部間隔件層和柵極間隔件層之間。此外，硬掩模層位於柵極結構和s/d(源極/漏極)結構之間。
31.圖1示出了根據一些實施例的半導體結構100的俯視圖。為了清楚起見，圖1已經被簡化以更好地理解本發明的發明構思。可以在半導體結構100中添加額外的部件，並且可以替換、修改或消除下面描述的一些部件。
32.如圖1所示，鰭結構104-1、104-2、104-3形成在襯底上方。介電部件134-1、134-2、134-3形成在兩個相鄰的鰭結構104-1、104-2、104-3之間。
33.半導體結構100可以包括多柵極器件並且可以包括在微處理器、存儲器或其他ic器件中。例如，半導體結構100可以是ic晶片的部分，該ic晶片包括各個無源和有源微電子器件，諸如電阻器、電容器、電感器、二極體、p型場效應電晶體(pfet)、n型場效應電晶體(nfet)、金屬氧化物半導體場效應電晶體(mosfet)、互補金屬氧化物半導體(cmos)電晶體、雙極結型電晶體(bjt)、橫向擴散mos(ldmos)電晶體、高壓電晶體、高頻電晶體、其他適用的組件，或它們的組合。
34.圖2a至圖2j示出了根據一些實施例的製造半導體結構100a的中間階段的立體圖。更具體地，圖2a至圖2j示出了製造圖1的虛線塊c1中所示的半導體結構100a的中間階段的示意性立體圖。
35.如圖2a所示，提供了襯底102。襯底102可以由矽或其他半導體材料製成。可選地或附加地，襯底102可以包括諸如鍺的其他元素的半導體材料。在一些實施例中，襯底102由諸如碳化矽、砷鎵、砷化銦或磷化銦的化合物半導體製成。在一些實施例中，襯底102由諸如矽鍺、碳化矽鍺、磷化砷鎵或磷化鎵銦的合金半導體製成。在一些實施例中，襯底102包括外延層。例如，襯底102具有上覆於塊狀半導體的外延層。
36.在襯底102上方依次交替地形成多個第一半導體層106和多個第二半導體層108。接著，在最頂部的第一半導體層106上方形成硬掩模層107，並且在硬掩模層107上方形成偽層109。垂直地堆疊第一半導體層106和第二半導體層108以形成堆疊的納米結構結構(或堆疊的納米片或堆疊的納米線)。注意，最頂層是第一半導體層106。第一半導體層106的數量為四層，並且第二半導體層108的數量為三層。第一半導體層106的數量大於第二半導體層108的數量，以使得最頂層為第一半導體層106。當最頂層為第一半導體層106時，第二半導體層108(用作納米結構)可以由其他層(諸如內部間隔件層156和硬掩模層107)保護。
37.在一些實施例中，第一半導體層106和第二半導體層108獨立地包括矽(si)、鍺(ge)、矽鍺(si
1-x
ge
x
，0.1《x《0.7，x值是矽鍺中鍺(ge)的原子百分比)、砷化銦(inas)、砷化銦鎵(ingaas)、銻化銦(insb)或其他適用的材料。在一些實施例中，第一半導體層106和第
二半導體層108由不同的材料製成。
38.第一半導體層106和第二半導體層108由具有不同晶格常數的不同材料製成。在一些實施例中，第一半導體層106由矽鍺(si
1-x
ge
x
，0.1《x《0.7)製成，並且第二半導體層108由矽(si)製成。在一些其他實施例中，第一半導體層106由矽(si)製成，並且第二半導體層108由矽鍺(si
1-x
ge
x
，0.1《x《0.7)製成。
39.硬掩模層107可以由氧化矽(sio)、氮化矽(sin)、碳氮化矽(sicn)、氮氧化矽(sion)或其他適用材料製成。硬掩模層107由具有在約130gpa至約250gpa範圍內的楊氏模量的材料製成。當硬掩膜層107的楊氏模量在上述範圍內時，硬掩膜層107的材料可以具有足夠的抗蝕刻性以保護下面的層免受損壞。
40.偽層109可以由矽(si)、矽鍺或適用材料製成。在一些實施例中，通過選擇性外延生長(seg)工藝、化學氣相沉積(cvd)工藝(例如低壓cvd(lpcvd)、等離子增強cvd(pecvd))、分子束外延工藝或其他適用工藝來形成第一半導體層106、第二半導體層108和偽層109。在一些實施例中，在同一腔室中原位形成第一半導體層106、第二半導體層108和偽層109。
41.在一些實施例中，通過諸如cvd工藝、hdpcvd工藝、旋塗工藝、濺射工藝和/或它們的組合的沉積工藝來形成硬掩模層107。
42.在一些實施例中，每個第一半導體層106的厚度在約1.5納米(nm)至約20nm的範圍內。諸如「約」與特定距離或尺寸結合的術語應被解釋為不排除與該特定距離或尺寸的不顯著偏差，並且可以包括例如高達20％的示例性偏差。在一些實施例中，第一半導體層106的厚度是基本均勻的。在一些實施例中，每個第二半導體層108的厚度在約1.5nm至約20nm的範圍內。在一些實施例中，第二半導體層108的厚度是基本均勻的。
43.在一些實施例中，硬掩模層107的厚度在約2納米(nm)至約20nm的範圍內。如果硬掩模層107的厚度小於2nm，則硬掩模層107可能容易彎曲。如果硬掩模層107的厚度大於2nm，則在間隙177(稍後形成，如圖3g-1所示)中形成柵極介電層182或柵電極層184可能會變得困難。
44.在一些實施例中，偽層109的厚度大於第一半導體層106的厚度或第二半導體層108的厚度。在一些實施例中，偽層109的厚度在約15納米(nm)至約40nm的範圍內。覆蓋層126(稍後形成)的厚度由偽層109的厚度決定。如果覆蓋層126不夠厚，則它就不能保護下面的層(襯墊層120和填充層122)。如果蝕刻襯墊層120和填充層122，則可能在兩個相鄰的s/d結構之間出現不希望的橋接。
45.然後，根據本發明的一些實施例，如圖2b所示，圖案化第一半導體層106、第二半導體層108、硬掩模層107和偽層109以形成鰭結構104-1和104-2。在一些實施例中，鰭結構104-1和104-2包括基鰭結構105和形成在基鰭結構105上方的包括第一半導體層106、第二半導體層108、硬掩模層107和偽層109的半導體材料堆疊件。
46.在一些實施例中，圖案化工藝包括在半導體材料堆疊件上方形成掩模結構114，以及通過掩模結構114蝕刻半導體材料堆疊件和下面的襯底102。在一些實施例中，掩模結構114是多層結構，該多層結構包括焊盤氧化物層和形成在焊盤氧化物層上方的氮化物層。焊盤氧化層可以由氧化矽製成，該氧化矽可以通過熱氧化或cvd形成，並且氮化物層可以由氮化矽製成，該氮化矽可以通過諸如lpcvd或等離子體增強cvd(pecvd)的cvd形成。
47.之後，根據本發明的一些實施例，如圖2c所示，形成襯墊115和襯墊117以覆蓋鰭結
構104-1和104-2。在一些實施例中，襯墊115和117由不同的介電材料製成。在一些實施例中，襯墊115由氧化物製成，並且襯墊117由氮化物製成。在一些實施例中，省略襯墊115。
48.接下來，根據一些實施例，在襯墊117上方的鰭結構104-1和104-2周圍形成絕緣材料，以及然後使絕緣材料和襯墊115和117凹進以形成隔離結構116。根據一些實施例，將隔離結構116配置為電隔離半導體結構的有源區域(例如鰭結構104-1和104-2)並且還將隔離結構116稱為淺溝槽隔離(sti)部件。在一些實施例中，絕緣材料由氧化矽、氮化矽、氮氧化矽(sion)、另一合適的絕緣材料或它們的組合製成。
49.之後，根據一些實施例，如圖2d所示，在形成隔離結構116之後，在隔離結構116上方的鰭結構104-1和104-2的頂表面和側壁上方形成包覆層118。在一些實施例中，包覆層118由半導體材料製成。在一些實施例中，包覆層118由矽鍺(sige)製成。在一些實施例中，包覆層118和第一半導體層106由相同的半導體材料製成。
50.可以通過執行諸如vpe和/或uhv cvd、分子束外延、其他適用的外延生長工藝或它們的組合的外延工藝來形成包覆層118。在沉積包覆層118之後，可以執行蝕刻工藝以去除未形成在鰭結構104-1和104-2的側壁上的包覆層118的部分，例如，使用等離子體幹蝕刻工藝。在一些實施例中，通過蝕刻工藝部分地或完全地去除形成在鰭結構104-1和104-2的頂表面上的包覆層118的部分，使得位於鰭結構104-1和104-2的頂表面上方的包覆層118的厚度比位於鰭結構104-1和104-2側壁上的包覆層118的厚度薄。
51.在形成包覆層118之前，可以在鰭結構104-1和104-2上方形成半導體襯墊(未示出)。半導體襯墊可以是si層並且可以在用於形成包覆層118的外延生長工藝期間結合到包覆層118中。
52.接下來，根據一些實施例，如圖2e所示，在包覆層118和隔離結構116上方依次形成襯墊層120和填充層122。在形成襯墊層120之後，在襯墊層120上方形成填充層122以完全填充相鄰的鰭結構104-1和104-2之間的間隔，以及執行拋光工藝直到暴露偽層109的頂表面。結果，偽層109的頂表面與襯墊層120的頂表面和填充層122的頂表面基本齊平。
53.在一些實施例中，襯墊層120由具有低於7的k值的低k介電材料製成。在一些實施例中，襯墊層120由sin、sicn、siocn、sion等製成。可以使用cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他適用的方法或它們的組合來沉積襯墊層120。在一些實施例中，襯墊層120具有在約2nm至約8nm範圍內的厚度。
54.在一些實施例中，填充層122和襯墊層120均由氧化物製成，但是通過不同的方法來形成填充層122和襯墊層120。在一些實施例中，填充層122由sin、sicn、siocn、sion等製成。可以使用可流動cvd(fcvd)工藝來沉積填充層122，該可流動cvd(fcvd)工藝包括例如沉積可流動的材料(諸如液體化合物)以及通過諸如熱退火和/或紫外線輻射處理的合適的技術將可流動的材料轉化為固體材料。
55.接下來，如圖2f所示，通過執行蝕刻工藝使填充層122的部分和襯墊層120的部分凹進以形成凹槽124。在一些實施例中，填充層122是使用可流動cvd工藝形成的，從而使得在執行蝕刻工藝之後生成的填充層122可以具有相對平整的頂表面。
56.之後，根據一些實施例，如圖2g所示，在凹槽124中形成覆蓋層126，從而形成介電部件134-1、134-2、134-3。在一些實施例中，介電部件134-1、134-2和134-3位於鰭結構104-1和104-2的相對側處。將覆蓋層126用作阻擋件以防止相鄰的s/d結構158(稍後形成)被橋
接。
57.在一些實施例中，覆蓋層126由高k介電材料製成，諸如hfo2、zro2、hfalo
x
、hfsio
x
、al2o3等。可以通過執行ald、cvd、pvd、基於氧化的沉積工藝、其他合適的工藝或它們的組合來形成用於形成覆蓋層126的介電材料。根據一些實施例，在形成蓋層126之後，執行cmp工藝直到暴露偽層109。在一些實施例中，覆蓋層126具有在約5nm至約30nm範圍內的第一高度h1。覆蓋層126應該足夠厚以在後續蝕刻工藝期間保護襯墊層120和填充層122，從而使得可以將介電部件用於將隨後形成的相鄰的源極/漏極結構分隔開。
58.接下來，根據一些實施例，如圖2h所示，去除鰭結構104-1和104-2上方的偽層109和包覆層118的頂部部分，以暴露硬掩模層107的頂表面。在一些實施例中，包覆層118的頂表面與硬掩模層107的頂表面基本齊平。
59.可以通過執行一個或多個蝕刻工藝來使偽層109和包覆層118凹進，該一個或多個蝕刻工藝具有對偽層109和包覆層118比對介電部件134-1、134-2、134-3高的蝕刻速率，使得介電部件134在蝕刻工藝期間僅被輕微地蝕刻。選擇性蝕刻工藝可以是幹蝕刻、溼蝕刻、反應性離子蝕刻或其他適用的蝕刻方法。
60.隨後，根據一些實施例，如圖2i所示，形成跨越鰭結構104-1和104-2以及介電部件134的偽柵極結構136。可以將偽柵極結構136用於限定生成的半導體結構100的源極/漏極區和溝道區。
61.在一些實施例中，偽柵極結構136包括偽柵極介電層138和偽柵電極層140。在一些實施例中，偽柵極介電層138由一種或多種介電材料製成，諸如氧化矽、氮化矽、氮氧化矽(sion)、hfo2、hfzro、hfsio、hftio、hfalo或它們的組合。在一些實施例中，使用熱氧化、cvd、ald、物理氣相沉積(pvd)、另一合適的方法或它們的組合來形成偽柵極介電層138。
62.在一些實施例中，偽柵電極層140由包括多晶態矽(多晶si)、多晶態矽鍺(多晶sige)或它們的組合的導電材料製成。在一些實施例中，使用cvd、pvd或它們的組合來形成偽柵電極層140。
63.在一些實施例中，在偽柵極結構136上方形成硬掩模層142。在一些實施例中，硬掩模層142包括諸如氧化物層144和氮化物層146的多個層。在一些實施例中，氧化物層144是氧化矽，並且氮化物層146是氮化矽。
64.偽柵極結構136的形成可以包括共形地形成介電材料作為偽柵極介電層138。之後，可以在介電材料上方形成導電材料作為偽柵電極層140，並且可以在導電材料上方形成硬掩模層142。接著，可以通過硬掩模層142圖案化介電材料和導電材料以形成偽柵極結構136。
65.在一些實施例中，介電部件134-1、134-2、134-3包括底部部分134b和位於底部部分134b上方的頂部部分134t。底部部分134b包括襯墊層120和填充層122，並且頂部部分134t包括覆蓋層126。可以將覆蓋層126配置為在後續蝕刻工藝期間保護介電部件134-1、134-2、134-3。
66.由於介電部件134-1、134-2、134-3自對準到鰭結構104-1和104-2之間的間隔，因此當形成介電部件134-1、134-2、134-3時不需要複雜的對準工藝。此外，介電部件134-1、134-2、134-3的寬度可以由鰭結構104-1和104-2之間的間隔的寬度以及包覆層118的厚度來決定。在一些實施例中，介電部件134-1、134-2、134-3具有基本相同的寬度。同時，在一些
實施例中，鰭結構104-1和104-2之間的間隔具有不同的寬度，並且介電部件134也具有不同的寬度。根據一些實施例，如圖1所示，介電部件134-1、134-2、134-3形成在鰭結構104-1和104-2之間，並且基本上平行於鰭結構104-1和104-2。
67.之後，根據一些實施例，如圖2j所示，在形成偽柵極結構136之後，沿著偽柵極結構136的相對側壁並且覆蓋偽柵極結構136的相對側壁形成第一柵極間隔件148。在一些實施例中，第一柵極間隔件148還覆蓋介電部件134的頂表面和側壁的一些部分。第一柵極間隔件148形成在硬掩模層107上方。
68.之後，相鄰於第一柵極間隔件148形成源極/漏極(s/d)凹槽150。更具體，使鰭結構104-1和104-2以及未由偽柵極結構136和第一柵極間隔件148覆蓋的包覆層118凹進。此外，在一些實施例中，根據一些實施例，還使介電部件134的頂部部分134t凹進以在源極/漏極區處具有凹進部分134t_r。在一些其他實施例中，覆蓋層126被完全去除。
69.可以將第一柵極間隔件148配置為將源極/漏極結構158(之後形成，如圖3d-1所示)與偽柵極結構136分隔開。在一些實施例中，第一柵極間隔件148由介電材料製成，諸如氧化矽(sio2)、氮化矽(sin)、碳化矽(sic)、氮氧化矽(sion)、碳氮化矽(sicn)、碳氮氧化矽(siocn)，和/或它們的組合。
70.在一些實施例中，通過執行蝕刻工藝來凹進鰭結構104-1和104-2以及包覆層118。蝕刻工藝可以是各向異性蝕刻工藝，諸如幹法等離子體蝕刻，並且在蝕刻工藝期間可以將偽柵極結構136和第一柵極間隔件148用作蝕刻掩模。
71.圖3a-1至圖3o-1示出了根據本發明的一些實施例的沿圖2j中所示的線x-x』的形成半導體器件結構100a的各個階段的截面圖。圖3a-2至圖3e-2示出了根據本發明的一些實施例的沿圖2j中所示的線y
1-y1』
的形成半導體器件結構100a的各個階段的截面圖。圖3f-2至圖3o-2示出了根據本發明的一些實施例的沿圖2j中所示的線y
2-y2』
的形成半導體器件結構100a的各個階段的截面圖。
72.圖3i-3示出了根據本發明的一些實施例的圖3i-2中區域a的放大截面圖。圖3j-3至圖3o-3示出了根據本發明的一些實施例的圖3j-1至圖3o-1中區域b的放大截面圖。圖3o-4示出了根據本發明的一些實施例的圖3o-2中區域a的放大截面圖。
73.圖3b
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構100b的凹口154的截面圖。圖3c
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構100b的內部間隔件156的截面圖。圖3o
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構100b的金屬層194的截面圖。
74.如圖3a-1所示，根據本發明的一些實施例，偽柵極結構136包括偽柵極介電層138和偽柵電極層140，並且形成s/d凹槽150。更具體地，去除硬掩模層107的部分、第一半導體層106的部分和第二半導體層108的部分以形成s/d凹槽150。注意，圖3a-1中的半導體器件結構100a與圖2j中的半導體器件結構類似，圖3a-1和圖2j之間的不同之處在於，在圖3a-1中示出了三個偽柵極結構136，但是在圖2j中示出了兩個偽柵極結構136。可以根據實際應用來調整偽柵極結構136的數量。
75.如圖3a-2所示，根據本發明的一些實施例，s/d凹槽150的底表面低於隔離結構116的頂表面。
76.接下來，根據本發明的一些實施例，如圖3b-1所示，去除第一半導體層106的部分
以形成多個凹口154。
77.圖3b
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構100b的凹口154的截面圖。圖3b
』‑
1與圖3b-1類似，不同之處在於在圖3b
』‑
1中去除了第二半導體層108的部分，並且因此每個第二半導體層108不具有矩形形狀(在圖3b-1中每個第二半導體層108具有矩形形狀)。結果，第二半導體層108的側部部分比第二半導體層108的中部部分薄。
78.根據本發明的一些實施例，圖3b-2與圖3a-2類似或相同。
79.接下來，如圖3c-1所示，根據本發明的一些實施例，在凹口154中形成內部間隔件156。將內部間隔件156配置為s/d結構158(稍後形成，如圖3d-1所示)和柵極結構186(稍後形成，如圖3i-1所示)之間的阻擋件。內部間隔件156可以降低s/d結構158(稍後形成)和柵極結構186(稍後形成)之間的寄生電容。首先在偽柵極結構136和硬掩模層142上方形成內部間隔件材料，以及然後去除凹口154外部的內部間隔件材料的部分，以形成內部間隔件156。
80.根據本發明的一些實施例，圖3c-2與圖3b-2類似或相同。
81.圖3c
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構100b的內部間隔件156的截面圖。圖3c
』‑
1與圖3c-1類似，不同之處在於每個內部間隔件156的高度大於每個第一半導體層106的高度。更具體地，內部間隔件層156的底表面低於第一半導體層106的底表面。
82.接下來，如圖3d-1所示，根據本發明的一些實施例，在s/d凹槽150中形成s/d結構158。硬掩模層107與s/d結構158直接接觸。硬掩模層107的頂表面與s/d結構158的頂表面基本齊平。
83.s/d結構158可以包括矽鍺(sige)、砷化銦(inas)、砷化銦鎵(ingaas)、銻化銦(insb)、砷化鎵(gaas)、銻化鎵(gasb)、磷化銦鋁(inalp)、磷化銦(inp)或它們的組合。s/d結構158可以摻雜有一種或多種摻雜劑。在一些實施例中，s/d結構158是摻雜有磷(p)、砷(as)、銻(sb)或其他適用摻雜劑的矽(si)。或者，s/d結構158是摻雜有硼(b)或另一適用的摻雜劑的矽鍺(sige)。
84.在一些實施例中，通過外延或外延的(epi)工藝來形成s/d結構158。epi工藝可以包括選擇性外延生長(seg)工藝、cvd沉積技術(例如，氣相外延(vpe)和/或超高真空cvd(uhv-cvd))、分子束外延或其他合適的epi工藝。
85.在一些實施例中，當需要n型fet(nfet)器件時，s/d結構158包括外延生長的矽(epi si)。可選地，當需要p型fet(pfet)器件時，s/d結構158包括外延生長的矽鍺(sige)。
86.如圖3d-2所示，在s/d凹槽150中形成s/d結構158，並且s/d結構158的一個s/d結構位於兩個相鄰的介電部件134之間。覆蓋層126的頂表面高於s/d結構158的頂表面。
87.之後，根據一些實施例，如圖3e-1所示，在s/d結構158上方形成接觸蝕刻停止層(cesl)160，並且在cesl 160上方形成層間介電(ild)層162。接著，去除ild層162的部分，並且去除氧化物層144和氮化物層146以暴露偽柵電極層140的頂表面。在一些實施例中，通過平坦化工藝、化學機械拋光(cmp)工藝來去除ild層162的部分。
88.在平坦化工藝之後，使ild層162的部分和cesl 160的部分凹進至偽柵電極層140的頂表面之下的水平，並且在cesl 160和ild層162上方形成保護層164以保護cesl 160和ild層162免受後續蝕刻工藝的損壞。
89.如圖3e-2所示，cesl 160形成在覆蓋層126上方，ild層162形成在cesl 160上方，並且保護層164形成在ild層162上方。
90.之後，根據本發明的一些實施例，如圖3f-1所示，去除偽柵極結構136以形成溝槽175。更具體地，去除偽柵極介電層138和偽柵電極層140以形成溝槽175。結果，硬掩模層107由溝槽175暴露。
91.圖3f-2示出了沿圖2j中所示的線y
2-y2』
的沿偽柵極結構136的半導體器件結構100a的截面圖。如圖3f-2所示，去除偽柵極介電層138和偽柵電極層140，以形成溝槽175。此外，覆蓋層126由溝槽175暴露。結果，硬掩模層107的頂表面和包覆層118的頂表面由溝槽175暴露。
92.接下來，根據一些實施例，如圖3g-1所示，去除第一半導體層106和包覆層118以形成多個間隙177。結果，獲得了由第二半導體層108製成的多個堆疊的納米結構。多個納米結構(例如第二半導體層108)在垂直方向上堆疊。注意，硬掩模層107仍然位於最頂部的第二半導體層108上方。硬掩模層107通過間隙177與最頂部的第二半導體層108分隔開。
93.如圖3g-2所示，襯墊層120由間隙177和溝槽175暴露。兩個相鄰的覆蓋層126的側壁之間沿水平方向具有第一寬度w1。
94.之後，根據一些實施例，如圖3h-1和圖3h-2所示，通過蝕刻工藝去除襯墊層120的部分和覆蓋層126的部分。將蝕刻工藝用於增加第二半導體層108的側壁與填充層122的側壁之間的距離。此外，通過蝕刻工藝還去除硬掩模層107的部分。蝕刻工藝可以是多次溼蝕刻工藝或幹蝕刻工藝。在一些實施例中，通過使用包括f基(氟化物)氣體的蝕刻氣體來執行蝕刻工藝。
95.通過蝕刻工藝擴展溝槽175和間隙177，以增加用於形成柵極結構(稍後形成)的工藝窗口。此外，硬掩模層107的厚度沿垂直方向由第一厚度t1降低至第二厚度t2。因此，第一厚度t1大於第二厚度t2。兩個相鄰的覆蓋層126的側壁之間的寬度也沿水平方向由第一寬度w1增加至第二寬度w2。因此，第二寬度w2大於第一寬度w1。需要說明的是，第一柵極間隔件148正下面的硬掩模層107的側壁部分沒有被去除，並且因此硬掩模層107的該部分仍然具有第一厚度t1。因此，硬掩模層107在蝕刻工藝之後具有u形結構。
96.之後，根據一些實施例，如圖3i-1和圖3i-2所示，在溝槽175和間隙177中形成柵極結構186。結果，多個納米結構(例如第二半導體層108)由柵極結構186圍繞。可以將第二半導體層108的由柵極結構186覆蓋的部分稱為溝道區。柵極結構186包括柵極介電層182和柵電極層184。柵極介電層182沿第二半導體層108的主表面共形地形成以圍繞第二半導體層108。內部間隔件156位於柵極結構186和s/d結構158之間。
97.在一些實施例中，如圖3i-3所示，當柵電極層184形成在間隙177中時，從最頂部的第二半導體層108的頂表面向上形成柵電極層184的部分以靠近硬掩模層107的底表面。此外，從硬掩模層107的底表面向下形成柵電極層184的另一部分以靠近最頂部的第二半導體層108的頂表面。當柵電極層184從兩側形成時，在最頂部的第二半導體層108和硬掩模層107之間有合併接縫189(以虛線示出)。合併接縫189也存在於以下圖中，但為清楚起見省略了合併接縫189。儘管第二柵電極層184由相同材料製成，但是可以從顯微鏡視圖或顯微鏡圖像看到合併接縫189。
98.在一些實施例中，柵極介電層182包括高k介電層。在一些實施例中，高k柵極介電
層由一層或多層介電材料製成，諸如hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(hfo
2-al2o3)合金，另一合適的高k介電材料，或它們的組合。在一些實施例中，使用化學氣相沉積(cvd)、原子層沉積(ald)、另一合適的方法或它們的組合來形成高k柵極介電層。
99.在一些實施例中，柵電極層184包括一層或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、tin、wn、tial、tialn、tacn、tac、tasin、金屬合金、另一合適的材料或它們的組合。
100.此外，柵電極層184包括一層或多層n-功函數層或p-功函數層。在一些實施例中，n-功函數層包括鎢(w)、銅(cu)、鈦(ti)、銀(ag)、鋁(al)、氮化鈦(tin)、氮化鉭(tan)、碳化鉭(tac)、鈦鋁合金(tial)、氮化鈦鋁(tialn)、碳氮化鉭(tacn)、氮化鉭矽(tasin)、錳(mn)、鋯(zr)或它們的組合。在一些實施例中，p-功函數層包括鈦(ti)、氮化鈦(tin)、氮化鉭(tan)、碳化鉭(tac)、氮化鉬、氮化鎢(wn)、釕(ru)或它們的組合。
101.接下來，如圖3j-1和圖3j-2所示，根據一些實施例，去除柵極結構186的部分以暴露硬掩模層107的頂表面。此外，還去除覆蓋層126，如圖3j-2所示。
102.如圖3j-1和圖3j-3所示，通過蝕刻工藝去除硬掩模層107之上的柵極介電層182的部分和柵電極層184的部分。結果，形成溝槽191以暴露第一柵極間隔件148。
103.需要說明的是，硬掩膜層107正下面的納米結構(第二半導體層108)受到硬掩膜層107的保護而免受蝕刻工藝損壞。如果在納米結構(第二半導體層108)之上沒有硬掩模層，則可能通過蝕刻工藝蝕刻最頂部的納米結構(最頂部的第二半導體層108)。因此，硬掩模層107提供保護功能。
104.接下來，根據本發明的一些實施例，如圖3k-1和圖3k-2所示，相鄰於第一柵極間隔件148形成第二柵極間隔件192。如圖3k-1和圖3k-3所示，第二柵極間隔件192的底表面低於第一柵極間隔件148的底表面。
105.內部間隔件層156沿水平方向具有第三厚度t3。第一柵極間隔件148沿水平方向具有第四厚度t4，並且第二柵極間隔件192沿水平方向具有第五厚度t5。在一些實施例中，第一柵極間隔件148的第四厚度t4在約1nm至約10nm的範圍內。在一些實施例中，第一柵極間隔件148的第四厚度t4與第三厚度t3的比率在約30％至約80％的範圍內。在一些實施例中，內部間隔件層156的第三厚度t3等於第一柵極間隔件148的第四厚度t4和第二柵極間隔件192的第五厚度t5的總和。在一些實施例中，第一柵極間隔件148的第四厚度t4和第二柵極間隔件192的第五厚度t5的總和在內部間隔件層156的第三厚度t3的約80％至約150％的範圍內，以避免可靠性問題。在一些其他實施例中，當第一柵極間隔件148的第四厚度t4與第三厚度t3的比率在從約80％至約150％的範圍內時，不形成第二柵極間隔件。換言之，當第一柵極間隔件148足夠厚時，在第一柵極間隔件148上沒有形成第二柵極間隔件。
106.之後，根據本發明的一些實施例，如圖3l-1和圖3l-2所示，去除硬掩模層107的部分，並且去除柵極介電層182的部分。如圖3l-1和圖3l-3所示，柵電極層184的最頂表面由溝槽191暴露。
107.之後，根據本發明的一些實施例，如圖3m-1和圖3m-2所示，在暴露的柵電極層184上方形成金屬層194。如圖3m-1和圖3m-3所示，金屬層194形成在柵電極層184和填充層122上方。金屬層194與柵極結構186的柵電極層184和第二柵極間隔件192直接接觸。此外，金屬
層194與硬掩模層107直接接觸。第二柵極間隔件192的部分位於金屬層194的頂表面之下。金屬層194的頂表面與s/d結構158的頂表面基本齊平。此外，金屬層194的頂表面與第一柵極間隔件148的底表面基本齊平。
108.在一些實施例中，金屬層194由ru、w、tin、tan、co、ti、tial等製成。在一些實施例中，金屬層194包括諸如底部層(例如tin層)和形成在底部層上方的主層(例如w層)的兩個含金屬材料層。可以將金屬層194配置為電連接由介電部件134-1、134-2和134-3隔開的柵極結構186的各個部分。在一些實施例中，金屬層194沿垂直方向具有在約1nm至約10nm範圍內的第二高度h2，諸如約2nm至約6nm。金屬層194應該足夠厚，否則它可能在後續的製造工藝中被破壞，並且柵極結構186的不同部分之間的連接可能會受到影響。另一方面，金屬層194不應該過厚，否則可能會增加生成的器件的電容並且降低生成的器件的速度。
109.之後，根據本發明的一些實施例，如圖3n-1、圖3n-2和圖3n-3所示，在金屬層194上方形成光刻膠結構196，並且圖案化光刻膠結構196以形成開口197。接著，通過將光刻膠結構196用作掩模圖案化金屬層194。通過蝕刻工藝來去除金屬層194的中間部分。
110.之後，根據本發明的一些實施例，如圖3o-1和圖3o-2所示，去除光刻膠結構196，並且在開口197中和金屬層194上方形成介電層198。圖3o-3示出了根據本發明的一些實施例的圖3o-1中的區域b的放大截面圖。
111.如圖3o-1、圖3o-2和圖3o-3所示，硬掩模層107形成在內部間隔件層156上方並且直接接觸內部間隔件層156。此外，硬掩模層107位於柵極結構186和s/d結構158之間。硬掩模層107位於內部間隔件層156和第一柵極間隔件148之間。硬掩模層107位於第一柵極間隔件148和第二柵極間隔件192之下。此外，硬掩模層107與第一柵極間隔件148和第二柵極間隔件192直接接觸。
112.內部間隔件層156的頂表面高於最頂部的納米結構(例如，最頂部的第二半導體層108)。內部間隔件層156的內側壁與金屬層194的外側壁基本對齊。金屬層194與第二柵極間隔件192和硬掩模層107直接接觸。此外，金屬層通過第二柵極間隔件192與第一柵極間隔件148分隔開。
113.在一些實施例中，介電層198可以包括由多種介電材料製成的多層，諸如al2o3、zro2、氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(psg)、硼磷矽酸鹽玻璃(bpsg)或其他適用的介電材料。可以通過化學氣相沉積(cvd)、物理氣相沉積(pvd)、原子層沉積(ald)或其他適用的工藝來形成介電層198。
114.如圖3o-4所示，柵電極層184沿垂直方向具有第三高度h3。在一些實施例中，第三高度h3在約2nm至約15nm的範圍內。合併接縫189存在於兩個相鄰的第二半導體層108中。
115.應當注意，硬掩模層107提供保護，並且因此當去除硬掩模層107之上的柵極結構186的頂部部分時，硬掩模層107之下的最頂部的納米結構(例如第二半導體層108)被硬掩模層107保護並且沒有被損壞。
116.圖3o
』‑
1示出了根據本發明的一些實施例的形成半導體器件結構100b的金屬層194的截面圖。圖3o
』‑
1與圖3o-1類似，不同之處在於在圖3o
』‑
1中去除了第二半導體層108的部分，並且因此每個第二半導體層108不具有矩形形狀。內部間隔件層156的最底表面低於柵極介電層182的最底表面。
117.圖4示出了根據一些實施例的半導體器件結構100c的截面圖。圖4的半導體結構
100c與圖3o-1的半導體結構100a類似或相同，圖4與圖3o-1之間的不同之處在於，在圖4中，金屬的層194頂表面低於的s/d結構158的頂表面。此外，金屬層194的頂表面低於硬掩模層107的頂表面。金屬層194的頂表面仍然高於第二柵極間隔件192的底表面。
118.圖5示出了根據一些實施例的半導體器件結構100d的截面圖。圖5的半導體結構100d與圖3o-1的半導體結構100a類似或相同，圖5與圖3o-1之間的不同之處在於，在圖5中，金屬層194的頂表面高於s/d結構158的頂表面。此外，金屬層194的頂表面高於硬掩模層107的頂表面。
119.圖6a-1至圖6d-1示出了根據本發明的一些實施例的沿圖2j中所示的線x-x』的形成半導體器件結構的各個階段的截面圖。圖6a-2至圖6d-2示出了根據本發明的一些實施例的圖6a-1至圖6d-1中的區域b的放大截面圖。在半導體器件結構100e中，在第一柵極間隔件148上方沒有形成第二柵極間隔件。
120.如圖6a-1和圖6a-2所示，半導體器件結構100e與圖3j-1的半導體結構100a類似或相同。更具體地，通過蝕刻工藝去除位於硬掩模層107之上的柵極介電層182的部分和柵電極層184的部分。結果，形成溝槽191以暴露第一柵極間隔件148。
121.接下來，根據本發明的一些實施例，如圖6b-1和圖6b-2所示，去除硬掩模層107的部分和柵極介電層182的部分以暴露柵電極層184。硬掩模層107位於第一柵極間隔件148正下面
122.之後，根據本發明的一些實施例，如圖6c-1和圖6c-2所示，在柵電極層184上方形成金屬層194。金屬層194具有t形結構，並且硬掩模層107具有矩形結構。t形結構的擴展部分形成在內部間隔件層156上方。t形結構的底部部分形成在柵極介電層182和柵電極層184上方。
123.如圖6d-1和圖6d-2所示，在金屬層194上方形成介電層198。金屬層194與硬掩模層107直接接觸，並且硬掩模層107位於金屬層194和s/d結構158之間。此外，硬掩模層107位於內部間隔件156和第一柵極間隔件148之間。
124.圖7示出了根據一些實施例的半導體器件結構100f的截面圖。圖7的半導體結構100f與圖6c-1的半導體結構100e類似或相同，圖7與圖6c-1之間的不同之處在於，在圖7中，金屬層194的頂表面低於s/d結構158的頂表面。此外，金屬層194的頂表面低於硬掩模層107的頂表面。
125.圖8示出了根據一些實施例的半導體器件結構100g的截面圖。圖8的半導體結構100g與圖6c-1的半導體結構100e類似或相同，圖8與圖6c-1之間的不同之處在於，在圖8中，金屬層194的頂表面高於s/d結構158的頂表面。此外，金屬層194的頂表面高於硬掩模層107的頂表面。
126.在一些實施例中，當第二柵極間隔件192形成在第一柵極間隔件148上時，硬掩模層107具有l形結構。當硬掩模層107具有l形結構時，硬掩模層107與第一柵極間隔件148和第二柵極間隔件192直接接觸。第二柵極間隔件192的底表面低於硬掩模層107的頂表面。此外，第二柵極間隔件192的底表面低於硬掩模層107和第一柵極間隔件148之間的界面。
127.在一些其他實施例中，當在第一柵極間隔件148上沒有形成第二柵極間隔件時，硬掩模層107具有矩形結構。當硬掩模層107具有矩形結構時，硬掩模層107與第一柵極間隔件層148直接接觸。金屬層194具有t形結構。
128.提供了形成半導體器件結構的實施例及其形成方法。形成在襯底上方的多個納米結構。柵極結構圍繞第一納米結構，以及與柵極結構相鄰的s/d結構。在柵極結構和源極/漏極結構之間形成內部間隔件層。在內部間隔件上方形成硬掩模層。硬掩模層位於柵極結構和s/d結構之間，並且它位於內部間隔件層和柵極間隔件之間。將硬掩模層用於保護下面的層。當去除位於硬掩模層之上的柵極結構的頂部部分時，硬掩模層保護最頂部的納米結構免受損壞。因此，改進了半導體器件結構的性能。
129.在一些實施例中，提供了半導體器件結構。半導體器件結構包括在垂直方向上堆疊在襯底上方的多個第一納米結構。半導體器件結構包括圍繞第一納米結構的柵極結構，以及與柵極結構相鄰的s/d結構。半導體器件結構還包括形成在柵極結構和s/d結構之間的內部間隔件層，以及形成在內部間隔件層上方的硬掩模層。硬掩模層位於柵極結構和s/d結構之間，並且與內部間隔件層直接接觸。
130.在一些實施例中，半導體器件結構還包括：柵極間隔件，相鄰於柵極結構形成，其中，硬掩模層位於柵極間隔件之下並且與柵極間隔件直接接觸。
131.在一些實施例中，半導體器件結構還包括：金屬層，形成在柵極結構上方，其中，金屬層與柵極結構直接接觸。
132.在一些實施例中，半導體器件結構還包括：柵極間隔件，相鄰於柵極結構形成，其中，柵極間隔件的部分位於金屬層的頂表面之下。
133.在一些實施例中，內部間隔件層的頂表面高於最頂部的第一納米結構。
134.在一些實施例中，內部間隔件層的內側壁與硬掩模層的外側壁基本對齊。
135.在一些實施例中，半導體器件結構還包括：第一柵極間隔件，鄰近於柵極結構形成；以及第二柵極間隔件，鄰近於第一柵極間隔件形成，其中，第二柵極間隔件的底表面低於第一柵極間隔件的底表面。
136.在一些實施例中，半導體器件結構還包括：多個第二納米結構，在垂直方向上相鄰於第一納米結構堆疊；以及介電部件，位於第一納米結構和第二納米結構之間，其中，介電部件包括襯墊層和位於襯墊層上方的填充層。
137.在一些實施例中，硬掩模層與s/d結構直接接觸。
138.在一些實施例中，提供了半導體器件結構。半導體器件結構包括形成在襯底上方的多個第一納米結構。半導體器件結構包括圍繞第一納米結構的柵極結構，以及形成在柵極結構上方的金屬層。半導體器件結構包括與金屬層相鄰的硬掩模層，以及形成在硬掩模層上方的第一柵極間隔件。第一柵極間隔件與硬掩模層直接接觸。
139.在一些實施例中，半導體器件結構還包括：s/d結構，相鄰於柵極結構形成，其中，s/d結構與硬掩模層直接接觸。
140.在一些實施例中，半導體器件結構還包括：內部間隔件層，形成在柵極結構和s/d結構之間，其中，硬掩模層位於內部間隔件層和第一柵極間隔件之間。
141.在一些實施例中，半導體器件結構還包括：第二柵極間隔件，與第一柵極間隔件相鄰，其中，第二柵極間隔件與硬掩模層直接接觸。
142.在一些實施例中，第二柵極間隔件的底表面低於第一柵極間隔件的底表面。
143.在一些實施例中，金屬層的頂表面高於或低於硬掩模層的頂表面。
144.在一些實施例中，提供了形成半導體器件結構的方法。方法包括在襯底上方形成
第一鰭結構，並且第一鰭結構包括在垂直方向上堆疊的多個第一半導體層和多個第二半導體層。方法包括在第一鰭結構上方形成硬掩模層，以及在硬掩模層上方形成偽柵極結構。方法還包括在偽柵極結構上方形成介電層，以及去除偽柵極結構以形成溝槽。方法包括去除第一半導體層以形成間隙，以及在溝槽和間隙中形成柵極結構。方法還包括去除柵極結構的部分以暴露硬掩模層的部分，以及去除硬掩模層的該部分來暴露柵極結構以形成凹槽和剩餘的硬掩模層。方法還包括在凹槽中形成金屬層，並且金屬層與剩餘的硬掩模層直接接觸。
145.在一些實施例中，形成半導體器件結構的方法還包括：形成與柵極結構相鄰的柵極間隔件，其中，柵極間隔件形成在硬掩模層上方。
146.在一些實施例中，形成半導體器件結構的方法還包括：去除第一半導體層的部分以形成凹槽；以及在凹槽中形成內部間隔件層，其中，內部間隔件層與硬掩模層直接接觸。
147.在一些實施例中，形成半導體器件結構的方法還包括：形成與第一鰭結構相鄰的第二鰭結構；以及在第一鰭結構和第二鰭結構之間形成介電部件，其中，介電部件包括襯墊層和位於襯墊層上方的填充層。
148.在一些實施例中，形成半導體器件結構的方法還包括：在形成柵極結構之前，去除襯墊層的部分。
149.前面概述了落幹實施例的特徵，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用於實施與在此所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此他們可以做出多種變化、替換以及改變。