基於雙環結構的時鐘數據恢復控制器的製造方法
2023-05-16 18:55:21 2
基於雙環結構的時鐘數據恢復控制器的製造方法
【專利摘要】本發明公開了一種基於雙環結構的時鐘恢復控制器，具體包括：鑑相單元、脈衝均化單元、4bit濾波單元、雙向移位寄存器單元、格雷碼計數與解碼電路單元和數據延遲控制電路單元。本發明提供的時鐘恢復控制器完全由數字模塊構成，通過增加數據延遲控制電路單元加入了數據延遲控制環，進而可以通過時鐘環路和數據環路兩種控制方式，通過兩個控制環路的協同工作，達到快速恢復時鐘的目的，能加快環路鎖定，降低系統抖動，提高系統的可靠性。
【專利說明】基於雙環結構的時鐘數據恢復控制器
【技術領域】
[0001]本發明屬於集成電路【技術領域】，具體涉及在串行數據通信中，時鐘數據恢復裝置中控制器的設計。
【背景技術】
[0002]時鐘數據恢復技術一般用在高速串行通信中，用以從接收數據中恢復出數據和時鐘信息，相位插值(Phase Interpolator, PI)是其中的一種時鐘恢復技術,其基本原理是PLL (Phase Locked Loop)產生多個相位的時鐘輸出，每一個相位又分為若干等分的小相位，通過適當的控制模塊選擇合適的PLL輸出相位和插值的小相位，從而生成最佳相位的時鐘,達到時鐘數據恢復的目的。傳統的時鐘恢復技術是通過比較時鐘和數據邊沿的相位差，通過改變插入時鐘的相位，達到時鐘對數據最佳採樣，從而恢復出時鐘和數據，但由於基於bang-bang結構的數字鑑相器本身存在「死區」，而相位插值的精度小於鑑相「死區」寬度，因此對於參與鑑相的四個正交相位時鐘，可能發生恢復的時鐘並不是最佳採樣相位，從而時鐘在某些相位點來回「跳」，如果發生在大相位控制處，則將帶來很大系統抖動，而系統「跳」出這種狀態常常需要較長的時間。
[0003]在US2010/0098203A1， DIGITAL PHASE INTERPOLATION CONTROL FOR CLOCK ANDDATA RECOVERY CIRCUIT中，採用了脈衝均化處理、數字濾波、溫度碼相位控制等思想來進行時鐘數據恢復控制，這種方式首先將鑑相輸出指示信號進行脈衝均化，消除噪聲原因產生的間歇EARLY和LATE信號，然後通過狀態控制進行濾波，送入到溫度碼單元，完成相位插值功能；在CN201210243200.0中，採用了鑑相判決、脈衝均化處理、數字濾波、雙向移位控制、格雷碼編解碼等綜合手段解決系統毛刺、抖動、鑑相亞穩態等問題，提高控制器的魯棒性；在CN201210301925.0中，用於半速率時鐘數據恢復的bang-bang鑑相器中，通過在採樣電路和判決比較電路之間添加了一級重新同步電路，該重新同步電路的輸出配合採樣電路的輸出連接到後續判決比較電路的輸入，從而使得每次判決比較的信號，都在同一時刻輸出且有效，解決了半速率bang-bang鑑相器中毛刺和可能的錯誤配對等問題。
[0004]US2010/0098203A1提出的解決方案雖然有脈衝均化和濾波等模塊，但對基於相位插值實現的時鐘數據恢復結構，相位最終「穩定」會等概率出現在每個相位插值點。因此，由於鑑相器本身存在亞穩態或系統噪聲等原因，相位也可能「穩定」在大相位的邊沿處，從而造成在大相位邊沿處來回「跳動」，產生較大的時鐘抖動。
【發明內容】
[0005]本發明針對GHz以上高速數據通信中，採用相位插值方式進行時鐘數據恢復存在恢復時間過長，提出了一種新的時鐘數據恢復控制器結構，進一步縮短時鐘恢復時間、降低系統的抖動。
[0006]本發明的技術方案為:一種基於雙環結構的時鐘數據恢復控制器，具體包括:鑑相單元、脈衝均化單元、4bit濾波單元、雙向移位寄存器單元、格雷碼計數與解碼電路單元和數據延遲控制電路單元。其中，
[0007]所述鑑相單元的五個輸入端分別用於輸入四個正交時鐘和經過數據延遲控制電路單元處理的輸入數據，第一輸出端輸出時鐘滯後指示信號並耦接脈衝均化單元的第一輸入端，第二輸出端輸出時鐘超前指示信號並藕接脈衝均化單元的第二輸入端；
[0008]所述脈衝均化單元第一輸出端藕接至4bit濾波單元的第一輸入端，第二輸出端耦接至4bit濾波單元的第二輸入端；
[0009]所述4bit濾波單元的兩個輸出端分別輸出時鐘滯後指示信號、時鐘超前指示信號，並分別耦接至雙向移位寄存器單元的第一輸入端、第二輸入端；
[0010]所述雙向移位寄存器單元的第一輸出端分別與格雷碼計數與解碼電路單元的第一輸入端和數據延遲控制單元的第一輸入端相連接，第二輸出端分別與格雷碼計數與解碼電路單元的第二輸入端和數據延遲控制單元的第二輸入端相連接，所述雙向移位寄存器單元的第三到第十輸出端作為小相位插值控制端；
[0011]所述格雷碼計數與解碼電路單元的八個輸出端依次與啟動電路八個輸入端相連，所述啟動電路的八個輸出端作為大相位插值控制端。
[0012]所述雙向移位寄存器單元的第三到第十輸出端和所述啟動電路的八個輸出端作為所述時鐘恢復控制器的輸出端。
[0013]進一步的,所述數據延遲控制電路單元包括時鐘信號產生單元、大相位使能單元、可變窗產生單元、脈衝計數單元、數據延遲插入單元，其中，
[0014]所述時鐘信號產生單兀根據輸入時鐘用於產生一個2分頻時鐘、一個20分頻時鐘和一個40分頻時鐘，所述的2分頻時鐘用於輸入到大相位使能單元和脈衝計數單元，所述的20分頻時鐘和40分頻時鐘用於輸入到可變窗產生單元；
[0015]所述大相位使能單元通過判斷雙向移位寄存器單元第一輸出脈衝信號和第二輸出脈衝信號的脈衝個數判斷數據延遲控制單元是否需要工作；
[0016]所述可變窗產生單元用於產生一個佔空比可調、周期可調的方波，所述可變窗產生單元包括一個模16計數器和一個模32計數器；其中，模16計數器的和模32計數器的使能端均輸入大相位使能單元的輸出信號，模16計數器的時鐘端輸入時鐘信號產生單元的20分頻時鐘，模16計數器的選通端與模32計數器的輸出端相連；模32計數器的時鐘端輸入時鐘信號產生單元的40分頻時鐘，模16計數器的輸出端與模32計數器的選通端相連並作為可變窗產生單元的輸出端輸入到脈衝計數單元的選通端；
[0017]所述脈衝計數單元的時鐘端輸入時鐘信號產生單元的2分頻時鐘，脈衝計數單元和大相位使能單元的數據輸入端分別輸入雙向移位寄存器單元輸出的第一輸出脈衝信號和第二輸出脈衝信號；脈衝計數單元的產生四個數據延遲控制信號分別輸入到數據延遲插入單元，用於控制數據延遲插入單元；
[0018]所述數據延遲插入單元包括四個延遲單元和一個五選一選擇器，所述四個延遲單元的輸入段和五選一選擇器的一個數據輸入段相連接用於輸入數據延遲控制電路單元的輸入數據，所述四個延遲單元的輸出段分別與五選一選擇器的另外四個數據輸入段相連接，所述脈衝計數單元的產生四個數據延遲控制信號作為控制信號用於控制五選一選擇器五個輸入數據的選通，所述五選一選擇器的輸出端作為所述數據延遲控制電路單元的輸出端。[0019]進一步的，所述大相位使能單元具體包括:一個D觸發器、一個或門和一個與非門，其中，D觸發器的輸入端與與非門的輸出端相連，D觸發器的負輸出端與或門的第一輸入端相連，並作為大相位使能單元的輸出端；或門的第二、第三輸出端分別作為大相位使能單兀的輸入端分別輸入雙向移位寄存器單兀輸出的第一輸出脈衝信號和第二輸出脈衝信號，或門的輸出端與與非門的第一輸入端相連，與非門的第二輸入端作為大相位使能單元的使能端用於輸入全局使能信號，D觸發器的時鐘端用於輸入時鐘信號產生單元產生的2分頻時鐘。
[0020]更進一步的，所述四個正交時鐘由壓控振蕩器產生或由能產生四路互為正交時鐘脈衝的信號發生器產生。
[0021]本發明的有益效果:本發明提供的時鐘恢復控制器完全由數字模塊構成，除了具有【背景技術】的優點外，通過增加數據延遲控制電路單元加入了數據延遲控制環，進而可以通過時鐘環路和數據環路兩種控制方式，通過兩個控制環路的協同工作，達到快速恢復時鐘的目的，能加快環路鎖定，降低系統抖動，提聞系統的可罪性。
【專利附圖】
【附圖說明】
[0022]圖1為本發明實施例的時鐘數據恢復控制器結構示意圖。
[0023]圖2為本發明實例中的數據延遲控制電路單元結構示意圖。
[0024]圖3為本發明實例中的大相位使能控制單元電路圖。
[0025]圖4為採用本發明實例中的時鐘恢復控制器的時鐘數據恢復電路的結構示意圖。
[0026]圖5為本發明實例中的數據延遲控制狀態轉移圖。
[0027]圖6為本發明實例中的數據延遲控制波形圖。
[0028]圖7為本發明實例中的單環和雙環控制仿真波形圖。
【具體實施方式】
[0029]下面結合附圖和【具體實施方式】做進一步的說明。
[0030]傳統的相位插值結構的控制器是通過改變時鐘環路不同的控制狀態來達到恢復時鐘的相位，而本發明除了時鐘控制環路外，還增加了 一個數據控制環路，通過兩個控制環路的協同工作，達到快速恢復時鐘的目的:
[0031]本發明的時鐘數據恢復控制器200的結構如圖1所示，具體包括:鑑相單元210、脈衝均化單元220、4bit濾波單元230、雙向移位寄存器單元240、格雷碼計數與解碼電路單元250、啟動電路單元260和數據延遲控制電路單元270，其中，模塊210，220，230，240，250和260均在【背景技術】中的公開文件中有詳細的描述，與本方案技術類似，這裡不再對其進行展開說明。
[0032]這裡鑑相單元210的五個輸入端分別用於輸入四個正交時鐘clkO，clk90,clklSO, clk270和經過數據延遲控制電路單元處理的輸入數據data_delay，第一輸出端輸出時鐘滯後指示信號UP並耦接脈衝均化單元的第一輸入端，第二輸出端輸出時鐘超前指示信號DN並藕接脈衝均化單元的第二輸入端。這裡的四個正交時鐘clk0，clk90，clkl80，clk270由壓控振蕩器產生或由能產生四路互為正交時鐘脈衝的信號發生器產生。
[0033]脈衝均化單元220第一輸出端藕接至4bit濾波單元230的第一輸入端，第二輸出端耦接至4bit濾波單元230的第二輸入端。
[0034]所述4bit濾波單元230的兩個輸出端分別輸出時鐘滯後指示信號UP_IN、時鐘超前指示信號DN_IN，並分別耦接至雙向移位寄存器單元的第一輸入端、第二輸入端；
[0035]所述雙向移位寄存器單元的第一輸出端分別與格雷碼計數與解碼電路單元的第一輸入端和數據延遲控制元的第一輸入端相連接，第二輸出端分別與格雷碼計數與解碼電路單元的第二輸入端和數據延遲控制單元的第二輸入端相連接，所述雙向移位寄存器單元的第三到第十輸出端作為小相位插值控制端；這裡的雙向移位寄存器單元的第一輸出端和第二輸出端分別輸出第一輸出脈衝信號INCR和第二輸出脈衝信號DEC,這裡的第一輸出脈衝信號INCR和第二輸出脈衝信號DEC作為大相位指示信號。
[0036]所述格雷碼計數與解碼電路單元250的八個輸出端依次與啟動電路八個輸入端相連，所述啟動電路260的八個輸出端作為大相位插值控制端。
[0037]所述雙向移位寄存器單元240的第三到第十輸出端和所述啟動電路的八個輸出端作為所述時鐘恢復控制器200的輸出端。
[0038]在本實施例中數據延遲控制電路單元270的結構如圖2所示,具體包括大相位使能單元310、時鐘信號產生單元320、可變窗產生單元330、脈衝計數單元340、數據延遲插入單元350，其中，
[0039]所述時鐘信號產生單兀320根據輸入時鐘用於產生一個2分頻時鐘clkO/2、一個20分頻時鐘clk0/20和一個40分頻時鐘clk0/40，clkO/2用於輸入到大相位使能單元和脈衝計數單元，所述的20分頻時鐘clk0/20和40分頻時鐘clk0/40用於輸入到可變窗產生單元；
[0040]所述大相位使能單元310通過判斷雙向移位寄存器單元240第一輸出脈衝信號和第二輸出脈衝信號的脈衝個數判斷數據延遲控制電路單元270是否需要工作；
[0041]所述可變窗產生單元330用於產生一個佔空比可調、周期可調的方波，所述可變窗產生單元包括一個模16計數器331和一個模32計數器332 ;其中，模16計數器331和模32計數器的使能端均輸入大相位使能單元的輸出信號，模16計數器331的時鐘端輸入時鐘信號產生單元的20分頻時鐘，模16計數器331的選通端與模32計數器332的輸出端相連；模32計數器332的時鐘端輸入時鐘信號產生單元的40分頻時鐘，模16計數器331的輸出端與模32計數器332的選通端相連並作為可變窗產生單元的輸出端輸入到脈衝計數單元的選通端。
[0042]所述脈衝計數單元340的時鐘端輸入時鐘信號產生單元的2分頻時鐘clkO/2，脈衝計數單元340和大相位使能單元310的數據輸入端分別輸入雙向移位寄存器單元270輸出的第一輸出脈衝信號INCR和第二輸出脈衝信號DEC ;脈衝計數單元的產生四個數據延遲控制信號ctll，ctl2，ctl3，ctl4分別輸入到數據延遲插入單元351、352、353和354，用於控制數據延遲插入單元。
[0043]所述數據延遲插入單元350包括四個延遲單元351、352、353和354和一個五選一選擇器355，所述四個延遲單元的輸入段和五選一選擇器的一個數據輸入段相連接用於輸入數據延遲控制電路單元的輸入數據，所述四個延遲單元的輸出段分別與五選一選擇器的另外四個數據輸入段相連接，所述脈衝計數單元的產生四個數據延遲控制信號作為控制信號用於控制五選一選擇器五個輸入數據的選通，所述五選一選擇器的輸出端作為所述數據延遲控制電路單元的輸出端。
[0044]具體工作過程為:大相位指示信號INCR和DEC作為輸入信號分別連接大相位控制使能單元310和脈衝計數單元340，模塊310輸出信號分別連接到模16計數器331、模32計數器332，模塊331輸出狀態「I」作為使能輸入到模塊332和模塊340，模塊332輸出狀態「O」作為使能輸入到模塊331。輸入系統時鐘clkO經過時鐘分頻模塊320，產生三個分頻時鐘clkO/2, clk0/20, clk0/40分別送入到模塊340、模塊331和模塊332中。模塊340產生4個輸出信號作為選通信號ctll, ctl2, ctl3, ctl4分別選通信號連接到五選一選擇器355，模塊355另外五個輸入信號分別為直接數據輸入data和數據data經過一級延遲單元351，二級延遲單元352，三級延遲單元353，四級延遲單元354的輸出信號。延遲插入模塊351、352、353、354的延遲時間可以根據環路特性選定，如本實施例中可以選擇26ps、lOOps、120ps、150ps。
[0045]這裡的大相位使能單元的結構示意圖如圖3所示，具體包括:一個D觸發器、一個或門和一個與非門，其中，D觸發器的輸入端與與非門的輸出端相連，D觸發器的負輸出端與或門的第一輸入端相連，並作為大相位使能單元的輸出端；或門的第二、第三輸出端分別作為大相位使能單兀的輸入端分別輸入雙向移位寄存器單兀輸出的第一輸出脈衝信號和第二輸出脈衝信號，或門的輸出端與與非門的第一輸入端相連，與非門的第二輸入端作為大相位使能單元的使能端用於輸入全局使能信號，D觸發器的時鐘端用於輸入時鐘信號產生單元產生的2分頻時鐘。當存在一個大相位指示信號INCR或DEC時，該模塊輸出高電平，驅動可變窗產生單元和數據延遲插入單元工作。
[0046]模塊310為大相位控制使能單元，通過判斷雙向移位寄存器單元時鐘滯後信號INCR和時鐘超前信號DEC是否有效，若有脈衝信號輸入，則該模塊輸出使能信號，驅動模塊330窗口生成單元，模塊320為時鐘分頻模塊，輸入為clkO，輸出為2分頻clk0/2，20分頻clk0/20，和40分頻時鐘clk0/40，分別輸入到脈衝計數單元340和可變窗生成單元330，生成周期可調、脈寬可調的方波信號，根據大相位指示信號時間間隔和系統穩定時間，設計高電平時間為20分頻時鐘模16計數，即高電平時間為160ns，低電平設計為40分頻時鐘模32計數，即低電平時間為640ns，通過改變時鐘周期和高低電平計數模數，具有更廣泛的適應性。模塊330生成的窗口脈衝輸入到模塊340脈衝計數單元中，在窗口脈衝的每個高電平期間對輸入的大相位脈衝個數進行計數，若存在三個或以上脈衝，則輸出一個延遲插入選通信號，控制延遲插入單元350。模塊340在輸入控制信號為低電平時保持狀態不變，保證在改變新的數據時鐘相差情況下，時鐘恢復系統達到穩定有足夠的時間。
[0047]圖4為採用本發明實例中的時鐘恢復控制器的時鐘數據恢復電路的結構示意圖。本技術方案的核心是運用時鐘控制環路和數據控制環路兩種手段，來加快時鐘數據恢復，降低系統抖動和提高系統可靠性，針對一個具體應用，其基本原理描述如下:
[0048]如在一個時鐘數據恢復系統中，PLL提供的系統時鐘為2GHz，分成8個大相位，每個大相位又分成8個小相位，則每個大相位寬度為62.5ps，每個小相位寬度為7.8ps，輸出時鐘的相位將是時鐘控制器選中的大相位和小相位兩者之和。由於鑑相器「死區」和系統噪聲等原因，恢復時鐘將是一個動態的穩定，希望穩定的最佳位置是恢復時鐘固定在某一大相位處，同時伴隨一位或多位小相位抖動，但事實上可能存在這樣的情況:鑑相器「死區」恰好在某一大相位邊沿處，這樣恢復時鐘可能會在大相位處來回「跳動」，造成的抖動就非常大。PLL提供起振時刻不同，意味著時鐘和輸入數據的相對相差不同，系統穩定的時間也不一樣，相位穩定的位置也不一樣，因此當出現上述大相位鎖定或者恢復時間很長時，考慮改變時鐘和輸入數據的相對相差，從而達到快速穩定和降低系統抖動的目的。
[0049]經過計算和仿真，大相位指示信號INCR或DEC最短間隔是40ns，絕大部分情況下系統穩定時間為600ns以內。因此設計一個針對大相位指示信號判斷的數據窗，在這個窗口高電平處對指示信號進行計數，根據計數結果，調整數據延遲；在低電平處保持這種狀態，以利於系統穩定。如圖5所示，數據延遲控制環路狀態控制圖。
[0050]圖6為數據延遲控制單元波形圖，如圖所示，當大相位控制使能單元檢測到其中一個大相位控制信號INCR有輸出脈衝時，可變窗產生單元330開始工作，C_WIN (模16計數器331的輸出信號State)是一個高電平160ns，低電平640ns的周期性方波信號。在第一個C_WIN方波高電平期間，脈衝計數器檢測到INCR和DEC信號脈衝數目超過3個時，第一級數據延遲插入控制由低變為高，控制數據第一級延遲的插入；在第二個C_WIN方波高電平期間，脈衝計數器檢測到INCR和DEC信號脈衝數目只有2個，因此第二級數據延遲插入控制保持低電平不變，數據延遲保持不變；而在第三個C_WIN方波高電平期間，脈衝計數器檢測到INCR和DEC信號脈衝數目超過3個時，則第二級數據延遲插入控制由低變高，控制第二級延遲的插入。系統按照上述控制方式，依次進行下去，當四級延遲插入控制全變成高電平時，若在下一個C_WIN周期內，滿足上述判別條件，則數據延遲插入控制復位，重新進行上述控制操作。需要說明的是，在本實例中，系統在四次數據延遲插入中，已經鎖定，故只選擇四級延遲控制，而這種思路可以推廣到不同延遲級數控制的相位插值控制中，另外可以根據不同系統相位脈衝最小間隔和環路鎖定時間，選擇不同佔空比的檢測窗和檢測脈衝的個數。
[0051]圖7為在相同仿真環境下，單環結構和雙環結構兩種控制方式，環路鎖定和恢復時鐘眼圖，從圖中可以看出，單環情況下，環路超過400ns，系統仍未鎖定，恢復出來時鐘眼圖效果也較差，而在雙環情況下，環路在50ns就已經鎖定，眼圖效果較好。
[0052]本領域的普通技術人員將會意識到，這裡所述的實施例是為了幫助讀者理解本發明的原理，應被理解為本發明的保護範圍並不局限於這樣的特別陳述和實施例。本領域的普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各種具體變形和組合，這些變形和組合仍然在本發明的保護範圍內。
【權利要求】
1.一種基於雙環結構的時鐘數據恢復控制器，具體包括:鑑相單元、脈衝均化單元、4bit濾波單元、雙向移位寄存器單元、格雷碼計數與解碼電路單元和數據延遲控制電路單元。其中， 所述鑑相單元的五個輸入端分別用於輸入四個正交時鐘和經過數據延遲控制電路單元處理的輸入數據，第一輸出端輸出時鐘滯後指示信號並耦接脈衝均化單元的第一輸入端，第二輸出端輸出時鐘超前指示信號並藕接脈衝均化單元的第二輸入端； 所述脈衝均化單元第一輸出端藕接至4bit濾波單元的第一輸入端，第二輸出端耦接至4bit濾波單元的第二輸入端； 所述4bit濾波單元的兩個輸出端分別輸出時鐘滯後指示信號、時鐘超前指示信號，並分別耦接至雙向移位寄存器單元的第一輸入端、第二輸入端； 所述雙向移位寄存器單元的第一輸出端分別與格雷碼計數與解碼電路單元的第一輸入端和數據延遲控制單元的第一輸入端相連接，第二輸出端分別與格雷碼計數與解碼電路單元的第二輸入端和數據延遲控制單元的第二輸入端相連接，所述雙向移位寄存器單元的第三到第十輸出端作為小相位插值控制端； 所述格雷碼計數與解碼電路單元的八個輸出端依次與啟動電路八個輸入端相連，所述啟動電路的八個輸出端作為大相位插值控制端。 所述雙向移位寄存器單元的第三到第十輸出端和所述啟動電路的八個輸出端作為所述時鐘恢復控制器的輸出端。
2.根據權利要求1所述的基於雙環結構的時鐘數據恢復控制器，其特徵在於，所述數據延遲控制電路單元包括時鐘信號產生單元、大相位使能單元、可變窗產生單元、脈衝計數單元、數據延遲插入單元，其中， 所述時鐘信號產生單兀根 據輸入時鐘用於產生一個2分頻時鐘、一個20分頻時鐘和一個40分頻時鐘，所述的2分頻時鐘用於輸入到大相位使能單元和脈衝計數單元，所述的20分頻時鐘和40分頻時鐘用於輸入到可變窗產生單元； 所述大相位使能單元通過判斷雙向移位寄存器單元第一輸出脈衝信號和第二輸出脈衝信號的脈衝個數判斷數據延遲控制單元是否需要工作； 所述可變窗產生單元用於產生一個佔空比可調、周期可調的方波，所述可變窗產生單元包括一個模16計數器和一個模32計數器；其中，模16計數器的和模32計數器的使能端均輸入大相位使能單元的輸出信號，模16計數器的時鐘端輸入時鐘信號產生單元的20分頻時鐘，模16計數器的選通端與模32計數器的輸出端相連；模32計數器的時鐘端輸入時鐘信號產生單元的40分頻時鐘，模16計數器的輸出端與模32計數器的選通端相連並作為可變窗產生單元的輸出端輸入到脈衝計數單元的選通端； 所述脈衝計數單元的時鐘端輸入時鐘信號產生單元的2分頻時鐘，脈衝計數單元和大相位使能單元的數據輸入端分別輸入雙向移位寄存器單元輸出的第一輸出脈衝信號和第二輸出脈衝信號；脈衝計數單元的產生四個數據延遲控制信號分別輸入到數據延遲插入單元，用於控制數據延遲插入單元； 所述數據延遲插入單元包括四個延遲單元和一個五選一選擇器，所述四個延遲單元的輸入段和五選一選擇器的一個數據輸入段相連接用於輸入數據延遲控制電路單元的輸入數據，所述四個延遲單元的輸出段分別與五選一選擇器的另外四個數據輸入段相連接，所述脈衝計數單元的產生四個數據延遲控制信號作為控制信號用於控制五選一選擇器五個輸入數據的選通，所述五選一選擇器的輸出端作為所述數據延遲控制電路單元的輸出端。
3.根據權利要求1或2所述的基於雙環結構的時鐘數據恢復控制器，其特徵在於，所述大相位使能單元具體包括:一個D觸發器、一個或門和一個與非門，其中，D觸發器的輸入端與與非門的輸出端相連，D觸發器的負輸出端與或門的第一輸入端相連，並作為大相位使能單元的輸出端；或門的第二、第三輸出端分別作為大相位使能單元的輸入端分別輸入雙向移位寄存器單元輸出的第一輸出脈衝信號和第二輸出脈衝信號，或門的輸出端與與非門的第一輸入端相連，與非門的第二輸入端作為大相位使能單元的使能端用於輸入全局使能信號，D觸發器的時鐘端用於輸入時鐘信號產生單元產生的2分頻時鐘。
4.根據權利要求1或2或3所述的基於雙環結構的時鐘數據恢復控制器，其特徵在於，所述四個正交時鐘由壓控振蕩器產生或由 能產生四路互為正交時鐘脈衝的信號發生器產生。
【文檔編號】H03L7/099GK103490775SQ201310395015
【公開日】2014年1月1日 申請日期:2013年9月3日 優先權日:2013年9月3日
【發明者】劉輝華, 李磊, 周婉婷, 李平, 房磊 申請人:電子科技大學