製作cmos集成電路的注入井和島的方法
2023-09-20 03:42:20 1
專利名稱：製作cmos集成電路的注入井和島的方法
技術領域：
本發明涉及的是在CMOS矽集成電路中，即互補型絕緣柵場效應電晶體電路中，製作CMOS集成電路的注入井和島的方法，其中在一種導電類型的襯底中，至少有另一種導電類型的一個井，而且其附近至少有一個與襯底導電類型相同的島，其摻雜濃度較襯底更濃，用光刻膠和二氧化矽/氯化矽掩膜結構進行幾次離子注入形成的。
通常，標準的CMOS工藝，井佔據了比較大的空間。如果要增加集成度的話，井的深度必須減小。然而，這樣一來，將增加寄生雙極電晶體的垂直電流增益，從而增加了鎖住的危險(riskoflatchup)。
解決這個問題的一種方法是，如IEEETrans.ElectronDev.(1981.10月，115頁-119頁)所述的反常井工藝。反常井工藝是，製成淺摻雜分布的井和島，而且減少橫向擴散，其中摻雜濃度首先隨著深度的增加而增加，然後再隨著深度的增加而下降。不像慣用的井中的情況，在慣用的井內，摻雜濃度隨著深度的增加不斷下降。用此方法，表面摻雜濃度可以降低到MOS電晶體所需的那種低濃度。但是，仍可達到足夠高的總濃度，所以可使寄生雙極電晶體的電流增益足夠小。
在製作反常井時，不像常規CMOS工藝，首先進行井邊緣區域上的場氧化，然後再做離子注入，隨後再作通常的短時間退火處理，以便注入的離子向裡擴散。
如果使用通常的製作工藝製作雙井的話，所謂雙井，就是一個挨著一個排列的井和島，並且其中至少有一個P溝電晶體和一個n溝電晶體，第二步光刻工藝中，使用一個相反的井光刻版是必要的。因此，邊緣區的摻雜濃度取決於場氧化物的厚度，場氧化物邊緣的斜度和井的注入摻雜濃度。如果邊緣區域的摻雜濃度能被控制而又不依賴於這些參數的話，進行場注入還必需兩塊附加的光刻版。由於有對準公差，這就導改了間距的增加。
本發明的目的，正如權利要求中所述，是要以某種方法改進上面提到的文獻中所敘述的工藝，使之在製造雙井時，不需要附加的光刻版，而生產出來的器件的性能仍保持原有工藝技術的優點。特別是集成密度不必增加，而防止鎖住的能力將大大增加。
現參考附圖舉例說明本發明
圖1-圖3 是製作具有n井和p+島的CMOS電路的一種實施方案中，表示工藝步驟的示意性截面圖。
圖4-圖9 是製作具有n井和p+島的CMOS電路的一種改進的實施方案中，表示工藝步驟的示意性截面圖。
如圖1所示，(為清楚起見，沒按比例繪出)製作CMOS電路，開始用p型襯底1，它可以是一個具有外延層的材料(沒有示出)。在襯底1或在外延層上，最好用熱氧化法，在步驟a中形成一個薄的二氧化矽層21。「薄」的含意是指層21具有通常的柵一氧化層的厚度。然後在層21上澱積一個氮化矽層22。這兩層21和22形成雙層2。
步驟b中，將氮化矽層22或者整個雙層2，用通常的光刻工藝刻蝕，也就是塗一層光刻膠，通過光刻版曝光，洗掉未曝光部分的光刻膠，(或曝光後的膠)，用光刻膠的圖形作掩膜，腐蝕雙層2或層22。用這種方法，要形成的井的整個邊緣區域71和要形成島的整個邊緣區域72，以及處於井和島邊緣區域之間的中間部分73的襯底表面(或者僅僅二氧化矽層21)就去掉了覆蓋物。其中井和島的內部區域，也就是用各自的邊緣區域形成的環內，留下兩層21和22(見圖1和圖2)，如果邊緣區域71和72相接觸或彼此稍有重疊的話，就不存在中間區域73。
步驟c中，塗上光刻膠層41，然後光刻並腐蝕，以便限定所形成的n井61的整個區域5中的雙層2部分，然而蓋住要形成的p+島62區域8中的雙層部分。
步驟D中，在第一步注入時，高能量磷離子，例如，也就是井導電類型的離子，用加速電壓約為300KV進行注入。此時光刻膠層41的作用如同一個掩膜，從而注入3井61(井注入)。
步驟e中，是第二步低能量注入，使用的是磷離子或砷離子，例如，注入的加速電壓約為40KV，光刻膠層41和n井區域5中的層21和22作為掩膜，從而摻雜了邊緣區域71，邊緣區域71是n+型的。(即邊緣注入Ⅰ)。
到此為止所述工藝步驟的結果如圖1所示。
步驟f中，除去光刻膠層41。步驟g中，在適當的溫度下，使注入離子向裡擴散，形成井61及其邊緣71。
步驟h，製作另一個光刻膠層42，光刻並腐蝕，光刻膠覆蓋住井61，但是留下p+島的區域8形成非覆蓋區，參見圖2(島光刻工藝)。
重複步驟d-g，如步驟d′-g′，在其他條件下，用其他雜質摻雜。
步驟d′，是第三步注入，注入島62，用襯底導電類型的離子，例如，使用高能量硼離子，注入的加速電壓約為180KV，用光刻膠42起掩膜作用(島注入)。
步驟e′，是第四步注入，其能量低於島注入能量，例如，使用的是硼或BF2離子，注入的加速電壓為10KV到40KV，其中光刻膠層42和島區域62上的層21，22再一次起防止注入的掩膜作用，邊緣區域72被注入成p++型區域(邊緣注入Ⅱ)。
到此為止所述工藝步驟的結果如圖2所示。
步驟f′，除去光刻膠層42，在步驟g′中，注入的離子在適當溫度下，向裡擴散，形成p+型島62和島的p++型邊緣區72。
最後，在步驟j，將邊緣區71，72，和中間區域73進行熱氧化，形成場氧化物層9，同時仍然保留雙層2部分，也就是在井61和島62內部區域上面的部分用腐蝕法去掉。
在隨後的工藝過程中，第一步，柵氧化物層11，12通常是在上述內部區域用熱氧化法形成的，其結果如圖3所示。此後所需要的CMOS電路以常用的方法製成。
對上述工藝步驟，即去掉光刻膠掩膜42之後，向裡擴散注入的襯底導電類型的離子，如硼離子，和隨後形成氧化物層的工藝，可採用本發明的較佳實施方案把上述兩個工藝步驟合併在一起，也就是把步驟g′和步驟j同時完成。
在本發明的另一種實施方案中，襯底和井導電類型的離子，也就是硼和磷離子，不再是分別擴散，取代的方法是在一個步驟中同時擴散和進行場氧化，用此方法在井和島中，可得到接近相同的擴散深度。從而在步驟j中完成了步驟g和g′。
如圖1-3所示，用所述方法得到的襯底表面是相當不平的，這可能干擾隨後的工藝步驟。
現在藉助圖4-圖9解釋本發明的發展情況。這裡在一個襯底中，有井和島以及一個實質上是平整的表面。事實上本發明包含在步驟f之後和步驟h之前及步驟k到n之中。
步驟k，用兩層21和22覆蓋的襯底表面，在步驟g期間被氧化，形成厚氧化層10，其厚度與氧化層9是可比的。並且大約是其厚度的一半。步驟k中，厚氧化物層10與井是同時形成的。其結果如圖4所示。
步驟l，在沒有用光刻掩膜情況下，腐蝕掉厚氧化物層10，其結果如圖5所示。
步驟m，將襯底表面露出的部分，進行熱氧化，形成二氧化矽薄層23，在薄層23上澱積一個氮化矽層24，其結果如圖6所示。
步驟n，在垂直於襯底表面方向上，氮化矽層24被各向異性地腐蝕。這樣得到如圖7所示的結構，其中，橫在氮化物層22的向上傾斜部分(此傾斜是厚氧化物層的形成引起的)的下面，留下一些氮化物層24，該層有一個基本垂直於襯底的壁。
步驟n之後，是步驟h，i(＝d′)，e′，f′，g′和j。圖8表示在步驟f′之後的結構。圖9是在步驟j之後，並且在用與上述類似的方法形成柵氧化物層11，12之後的結構。
按照本發明的方法，不僅適合於製造純CMOS電路的井和島，還可以用來製造雙極型-CMOS組合電路的井和島。
圖4-圖9所示的改進結構可以類似地用來製作純n-溝電路。
權利要求
1.一種在CMOS矽集成電路(互補型絕緣柵場效應電晶體電路)中製作離子注入的井和島的方法，其中在一種導電類型(襯底導電類型)的襯底(1)中，至少有另一種導電類型的一個井(61)(井導電類型)，而且其附近至少有一個與襯底導電類型相同的島，其摻雜濃度較襯底(1)更濃，是用光刻膠和二氧化矽/氮化矽掩膜結構進行幾次離子注入形成的，其特徵在於a)在襯底(1)上形成一薄層二氧化矽層(21)，並在其上形成一層氮化矽層(22)；b)用掩膜和腐蝕的光刻工藝，至少把氮化矽層(22)以此方法進行加工，將二氧化矽層(21)或襯底表面形成井的整個邊緣區域(71)，形成島的整個邊緣區域(72)，以及在井的邊緣區域和島的邊緣區域之間的中間區域(73)都不被覆蓋，其中分別留下井和島的內部區域中的兩層(21)，(22)；c)塗一層光刻膠(41)，並進行光刻和腐蝕以便確定井(61)的整個區域(5)(井光刻工藝)；d)用光刻膠層(41)做掩膜，注入高能量的井導電類型的離子；e)用光刻膠層(41)二氧化矽和氧化矽層(21，22)做掩膜，注入低能量井導電類型的離子；f)除掉光刻膠層(41)；g)向裡擴散注入的離子，以形成井(61)和邊緣區域(71)，邊緣區域的摻雜濃度大於井(61)的摻雜濃度；h)塗另外一層光刻膠(42)並進行光刻和腐蝕，使其規定出島(62)的全部區域(8)(島光刻工藝)；i)重複步驟d-g作為步驟d′-g′，用襯底導電類型的離子形成島(62)和邊緣區域(72)，其摻雜濃度大於島(62)的濃度；j)氧化露出的邊緣區域(71，72)如果必要的話在中間區域(73)上形成一個場氧化層(9)，接著除掉二氧化矽和氮化矽(21，22)。
2.如權利要求1所述的方法，其特徵在於，在步驟f之後和步驟h之前，加入下列各個步驟;k)在步驟g′期間，氧化二氧化矽層(21)部分或氧化沒有被二氧化矽和氮化矽層(21，22)所覆蓋的襯底表面部分，以形成一厚層氧化物層(10);l)不使用掩膜腐蝕掉厚氧化物層(10);m)氧化露出的襯底表面部分，以形成另外一層薄二氧化矽層(23)，並在其上形成另外一層氮化矽層(24);n)各向異性地腐蝕掉上述氮化矽層(24)。
3.如權利要求1所述的方法，其特徵在於，向裡擴散襯底導電類型的離子的步驟g′是與步驟j同時完成的。
4.如權利要求1所述的方法，其特徵在於，向裡擴散離子的形成井(61)的步驟g和形成島(62)的步驟g′是與步驟j同時完成的。
5.如權利要求1-4中的任一所述方法，其特徵在於，形成一個p井或一個p+島(62)的方法是用注入高能量硼離子形成的，而與其相連的區域(72)是用注入低能量硼離子或BF+2離子形成的。
6.如權利要求1-4中任一所述方法，其特徵在於，其中n井或n+島最好是用注入帶雙正電荷的高能量磷離子形成的，而相磷的邊緣區域(71)是用注入低能量的磷離子或砷離子形成的。
全文摘要
本發明公開一種具有反常規的摻雜分布的CMOS集成電路中形成注入井和島的方法，也就是其中的井和島具有較小的滲透深度，較淺的摻雜分布，比通常的CMOS電路有比較小的橫向擴散。
文檔編號H01L21/76GK1031626SQ8810608
公開日1989年3月8日 申請日期1988年8月17日 優先權日1987年8月18日
發明者英格·漢斯·爵根·蓋勒 申請人:德國Itt工業股份有限公司