時鐘校正裝置及時鐘校正方法與流程

2023-12-04 07:37:56

本發明涉及一種時鐘校正裝置及時鐘校正方法，尤其是涉及用於調整多相時鐘的偏斜和佔空比的時鐘校正裝置及時鐘校正方法。

背景技術：

近年，在無源光纖網絡(passiveopticalnetwork，pon)和/或時序控制器等通信領域中的通信數據量持續增長。因此，對於該領域中所使用的半導體集成電路要求更高的速度。在這種半導體集成電路中，雖然與單相時鐘相比，多相時鐘有時會發生時鐘偏斜(是指時鐘到達半導體集成電路的各節點的時間的偏差。也可稱為時序偏斜。以下稱為「偏斜」)，但是由於單相時鐘難以高速化及分配，因此，通過降低頻率而進行多相化來使時鐘的變化時序高速化的方法得到廣泛使用。

作為使用多相時鐘的半導體集成電路，典型的有利用發送裝置生成4相等多相時鐘，並利用時鐘分配電路(clkdistribution)將該生成的多相時鐘分配到各個接收裝置的半導體集成電路。

在此，多相時鐘所包含的時鐘之間的相位存在因在各個接收裝置等中使用的元件的不匹配、和/或該多相時鐘分配時的帶寬不足而產生偏差的情況。尤其是，在利用時鐘分配電路將高速的多相時鐘分配到各個接收裝置時，難以避免時鐘之間發生相位偏差。

此外，在多相時鐘所包含的時鐘之間產生有相位偏差的狀態下，輸入到進行相位插值的相位插值電路(phaseinterpolator)時，抖動容限會惡化。這是由於在相位插值電路中，多相時鐘所包含的時鐘之間的相位偏差相當於抖動。在pon等對抖動規格要求嚴格的領域中，上述的抖動容限的惡化將成為大問題。

基於以上說明，可以說重要的是一般被稱為偏斜調整的對多相時鐘的相位偏差進行校正。

另外，在上述的半導體集成電路中，還需要多相時鐘所包含的各個時鐘的佔空比是正確的。這是由於在佔空比不合適的情況下，會影響到半導體集成電路的動作。因此，除了上述的偏斜調整以外，進行佔空比校正也是重要的。

下述專利文獻1公開了一種時鐘生成電路，該時鐘生成電路具備：偏斜調整電路，其接收第一時鐘並生成經偏斜調整的第二時鐘；以及延遲鎖相環(delaylockedloop，dll)電路，其接收第二時鐘而生成時鐘延遲時間被鎖定的多相時鐘。

此外，下述專利文獻2公開了一種進行多相時鐘的偏斜調整、佔空比校正等的時鐘調整電路。在上述時鐘調整電路中，通過數字校正來進行偏斜調整、佔空比校正等。

現有技術文獻

專利文獻

專利文獻1：日本特開2009-44579號公報

專利文獻2：國際公開第2008/032701號公報

技術實現要素：

技術問題

上述的專利文獻1所公開的時鐘生成電路具有偏斜調整電路。然而，由於該偏斜調整電路是在生成多相時鐘時進行偏斜調整，因此通過上述時鐘生成電路無法校正在多相時鐘之間產生的相位偏差。另外，上述時鐘生成電路不具有佔空比校正功能，因此無法進行佔空比校正。

此外，上述的專利文獻2所公開的時鐘調整電路，雖然能夠除了偏斜調整以外，還進行佔空比校正，然而，由於偏斜調整和佔空比校正都是數字式地進行處理，因此存在偏斜調整後進行佔空比校正時，再次產生相位偏差的問題。

因此，本發明的目的在於提供一種進行多相時鐘的偏斜調整和佔空比校正的時鐘校正裝置及時鐘校正方法，能夠不受佔空比校正的影響而進行多相時鐘的偏斜調整。

技術方案

用於解決上述課題的本發明構成為包括以下所示的技術特徵或者發明具體事項。

即，根據一個觀點的本發明是一種可進行輸入時鐘的偏斜調整和佔空比校正並輸出輸出時鐘的時鐘校正裝置。所述時鐘校正裝置具備：校正電路，其通過模擬控制來進行所述輸入時鐘的偏斜調整，並且接收佔空比控制信號，通過數字控制來進行所述輸入時鐘的佔空比校正，所述模擬控制使用基於所述輸出時鐘與參考時鐘之間的相位差的偏斜調整信號；偏斜檢測電路，其接收所述輸出時鐘和所述參考時鐘，並在僅所述參考時鐘處於預定的狀態(例如，「h(高電平)」)時，輸出成為所述預定的狀態(例如，「h(高電平)」)的檢測信號；積分電路，其對所述檢測信號進行積分而生成第一電壓信號；以及比較器，其對所述第一電壓信號和第一參考信號進行比較，並基於該比較結果生成所述偏斜調整信號。

所述時鐘校正裝置可包括封裝電路。所述積分電路可基於來自所述封裝電路的指示，不對所述檢測信號進行積分，而對所述輸出時鐘進行積分並生成第二電壓信號。所述比較器可不對所述第一電壓信號和所述第一參考信號進行比較，而對所述第二電壓信號和第二參考信號進行比較並生成校正完成信號。所述封裝電路可改變所述佔空比控制信號的值，直至所述校正完成信號達到預定值為止。

此外，根據另一個觀點的本發明是一種進行彼此具有預定的相位差的多相時鐘的偏斜調整和佔空比校正的多相時鐘校正裝置。所述多相時鐘校正裝置可具備：多級連接的多個校正電路，所述多個校正電路的各個校正電路通過模擬控制來進行輸入時鐘的偏斜調整，並且接收佔空比控制信號，通過數字控制來進行所述輸入時鐘的佔空比校正，所述模擬控制使用基於輸出時鐘與參考時鐘之間的相位差的偏斜調整信號。此外，多相時鐘校正裝置可具備：偏斜檢測電路，其接收所述多個校正電路中的一個校正電路的所述輸出時鐘、以及作為所述參考時鐘的所述一個校正電路的前級的所述校正電路的所述輸出時鐘，並在僅所述參考時鐘處於預定的狀態(例如，「h(高電平)」)時，輸出成為所述預定的狀態(例如，「h(高電平)」)的檢測信號；積分電路，其對所述檢測信號進行積分而生成第一電壓信號；以及比較器，其對所述第一電壓信號和第一參考信號進行比較來生成所述一個校正電路的所述偏斜調整信號。

多相時鐘校正裝置可包含封裝電路。所述積分電路可基於來自所述封裝電路的指示，不對所述檢測信號進行積分，而對所述多個校正電路中的預定的級的校正電路的所述輸出時鐘進行積分並生成第二電壓信號。此外，所述比較器可不對所述第一電壓信號和所述第一參考信號進行比較，而對所述第二電壓信號和第二參考信號進行比較並生成所述預定的級的校正電路的校正完成信號。另外，所述封裝電路可改變所述任意的級的校正電路的所述佔空比控制信號的值，直至所述預定的級的校正電路的所述校正完成信號達到預定值為止。

此外，根據另一個觀點的本發明是一種包含多級連接的多個校正電路的多相時鐘校正裝置中的多相時鐘的時鐘校正方法。該時鐘校正方法可包括：通過模擬控制來進行輸入時鐘的偏斜調整的步驟，所述模擬控制使用基於輸出時鐘與參考時鐘之間的相位差的偏斜調整信號；以及接收佔空比控制信號，通過數字控制來進行所述輸入時鐘的佔空比校正的步驟。所述偏斜調整的步驟包括：接收所述多個校正電路中的一個校正電路的所述輸出時鐘、以及成為所述參考時鐘的所述一級校正電路的前級的所述校正電路的所述輸出時鐘，並在僅所述參考時鐘處於預定的狀態(例如，「h(高電平)」)時，輸出成為預定的狀態(例如，「h(高電平)」)的檢測信號的步驟；對所述檢測信號進行積分而生成第一電壓信號的步驟；以及比較所述第一電壓信號和第一參考信號並生成所述一個校正電路的所述偏斜調整信號的步驟。

所述佔空比校正的步驟包括：對所述多個校正電路中的預定的級的校正電路的所述輸出時鐘進行積分並生成第二電壓信號的步驟；對所述第二電壓信號和第二參考信號進行比較並生成所述預定的級的校正電路的校正完成信號的步驟；以及改變所述預定的級的校正電路的所述佔空比控制信號的值，直至所述任意的級的校正電路的所述校正完成信號達到預定值為止的步驟。

技術效果

根據本發明的時鐘校正裝置及時鐘校正方法，能夠不受佔空比校正的影響而進行多相時鐘的偏斜調整。

通過參照附圖對本發明的實施方式進行說明，可清楚了解本發明的其它技術特徵、目的、及作用效果或優點。

附圖說明

圖1是用於說明本發明的一個實施方式的多相時鐘校正裝置的框圖。

圖2是用於說明本發明的一個實施方式的多相時鐘校正裝置所包含的校正處理電路的框圖。

圖3是用於說明本發明的一個實施方式的多相時鐘校正裝置的校正處理電路所包含的校正電路的電路圖。

圖4a是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk的佔空比校正的波形圖。

圖4b是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk之間的偏斜調整的波形圖。

圖5a是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_0的佔空比校正的框圖。

圖5b是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_180的佔空比校正的框圖。

圖5c是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_90的佔空比校正以及偏斜調整的框圖。

圖5d是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_270的佔空比校正以及偏斜調整的框圖。

圖6是用於說明本發明的一個實施方式的多相時鐘校正裝置的校正處理電路所包含的偏斜檢測電路的動作的圖。

圖7a是用於說明本發明的一個實施方式的多相時鐘校正方法的流程圖。

圖7b是對本發明的一個實施方式的多相時鐘校正方法中時鐘clk_0的佔空比校正進行說明的流程圖。

圖7c是對本發明的一個實施方式的多相時鐘校正方法中時鐘clk_180的佔空比校正進行說明的流程圖。

圖7d是對本發明的一個實施方式的多相時鐘校正方法中時鐘clk_90的佔空比校正進行說明的流程圖。

圖7e是對本發明的一個實施方式的多相時鐘校正方法中時鐘clk_270的佔空比校正進行說明的流程圖。

圖8是示出用於說明本發明的一個實施方式的多相時鐘校正裝置所進行的佔空比校正例的各處的波形的圖。

圖9a是示出進行本發明的偏斜調整前的各處的波形的圖。

圖9b是示出用於說明本發明的一個實施方式的多相時鐘校正裝置所進行的偏斜調整例的各處的波形的圖。

符號說明

1多相時鐘校正裝置

10校正處理電路

11校正電路

111、112、113、114電晶體

115開關

116反相器

117電容器

118反相器

12偏斜檢測電路

13、13a、13b、13c開關

14積分電路

15可變電源

16比較器

17、17a、17b、17c開關

20封裝電路

具體實施方式

以下，參照附圖對本發明的實施方式進行說明。但是，以下所說明的實施方式只是示例，並無意排除以下未明示的各種變形或技術應用。本發明可以在不脫離其主旨的範圍內進行各種變形(例如，對各實施方式進行組合等)而實施。另外，在以下的附圖記載中，對相同或者類似的部分標記表示有相同或者類似的符號。附圖是示意性的，並不一定與實際的尺寸或比例等一致。在附圖之間，也含有相互的尺寸關係或比例不同的部分。

圖1是示出本發明的一個實施方式的多相時鐘校正裝置的一例的框圖。如該圖所示，多相時鐘校正裝置1構成為包括校正處理電路10、和與該校正處理電路10連接的封裝(wrapper)電路20。

校正處理電路10是並行或並列地進行構成多相時鐘的各個時鐘clk之間的偏斜和各個時鐘clk的佔空比的校正，並輸出該校正後的多相時鐘的電路。此外，校正處理電路10在預定的條件下將校正完成信號輸出到封裝電路20。在本例中，校正處理電路10是由已知的元件所構成的電路。詳細情況將在後面說明。

封裝電路20是接收從校正處理電路10輸出的校正完成信號，並進行預定的處理的電路。封裝電路20典型的為接口電路，但並不限於此。在本例中，封裝電路20包括用於控制校正處理電路10的動作的控制電路。此外，封裝電路20是由已知的數字元件所構成的數字電路。

圖2是示出本發明的一個實施方式的多相時鐘校正裝置的校正處理電路的一例的框圖。如該圖所示，校正處理電路10例如包括：校正部unit_0、校正部unit_90、校正部unit_180和校正部unit_270，並將它們多級地進行連接。應予說明，以下，以多相時鐘為由時鐘clk_0、時鐘clk_90、時鐘clk_180和時鐘clk_270這四個時鐘clk構成進行說明。

校正部unit_0對時鐘clk_0進行佔空比校正。也就是說，校正部unit_0接收作為校正前的時鐘clk_0的輸入時鐘in_0，並輸出作為佔空比校正後的時鐘clk_0的輸出時鐘out_0。此外，校正部unit_0從封裝電路20接收用於校正輸入時鐘in_0的佔空比的佔空比控制信號duty_0。

校正部unit_90對時鐘clk_90進行偏斜調整和佔空比校正。也就是說，校正部unit_90接收作為校正前的時鐘clk_90的輸入時鐘in_90，並輸出作為偏斜調整和佔空比校正後的時鐘clk_90的輸出時鐘out_90。另外，校正部unit_90從校正部unit_0接收輸出時鐘out_0，並從校正部unit_270接收輸出時鐘out_270。進一步地，校正部unit_90從封裝電路20接收用於校正輸入時鐘in_90的佔空比的佔空比控制信號duty_90和用於切換該校正部unit_90的動作模式的比較模式信號cm90。另外，校正部unit_90向封裝電路20輸出報告時鐘clk_0的佔空比校正完成的校正完成信號cd1和報告時鐘clk_270的佔空比校正完成的校正完成信號cd4。

校正部unit_180對時鐘clk_180進行佔空比校正。也就是說，校正部unit_180接收作為校正前的時鐘clk_180的輸入時鐘in_180，並輸出作為佔空比校正後的時鐘clk_180的輸出時鐘out_180。此外，校正部unit_180從封裝電路20接收用於校正輸入時鐘in_180的佔空比的佔空比控制信號duty_180。

校正部unit_270對時鐘clk_270進行偏斜調整和佔空比校正。也就是說，校正部unit_270接收作為校正前的時鐘clk_270的輸入時鐘in_270，並輸出作為偏斜調整和佔空比校正後的時鐘clk_270的輸出時鐘out_270。另外，校正部unit_270從校正部unit_90接收輸出時鐘out_90，並從校正部unit_180接收輸出時鐘out_180。進一步地，校正部unit_270從封裝電路20接收用於校正輸入時鐘in_270的佔空比的佔空比控制信號duty_270和用於切換該校正部unit_270的動作模式的比較模式信號cm270。另外，校正部unit_270向封裝電路20輸出報告時鐘clk_180的佔空比校正完成的校正完成信號cd2和報告時鐘clk_90的佔空比校正完成的校正完成信號cd3。

圖3是示出本發明的一個實施方式的多相時鐘校正裝置的校正處理電路所包含的校正電路的一例的電路圖。如該圖所示，校正電路11包括電晶體111、電晶體112、電晶體113、多個電晶體114、多個開關115、反相器116、電容器117以及反相器118。應予說明，校正電路11分別設置在校正部unit_0、校正部unit_90、校正部unit_180和校正部unit_270。

電晶體111例如是p溝道mosfet，其柵極端子與電晶體112的柵極端子連接，其源極端子與電源連接，其漏極端子與電晶體113的漏極端子和柵極端子連接。此外，校正部unit_0和unit_180的電晶體111的柵極端子接收預定的恆定電壓信號。另一方面，校正部unit_90和unit_270的電晶體111的柵極端子接收偏斜調整信號sa。

電晶體112例如是p溝道mosfet，其源極端子與電源連接，其漏極端子與反相器116連接。此外，電晶體112的柵極端子，如上所述與電晶體111的柵極端子連接，因此在校正部unit_0和unit_180中接收預定的恆定電壓信號，在校正部unit_90和unit_270中接收偏斜調整信號sa。由此，電晶體112根據在柵極端子接收的預定的恆定電壓信號或偏斜調整信號sa，來將在漏極端子流通的電流作為電源電流輸出到反相器116。

電晶體113例如是n溝道mosfet，其柵極端子經由各個開關115與各個電晶體114的柵極端子連接，其源極端子接地。另外，電晶體113的漏極端子和柵極端子，如上所述與電晶體111的漏極端子連接。由此，電晶體113的漏極端子和柵極端子根據電晶體111的柵極端子所接收的預定的恆定電壓信號或偏斜調整信號sa，來接收在該電晶體111的漏極端子流通的電流。

為了改變作為電源電流輸出到反相器116的電流的值，電晶體114可以設置預定數量。在本例中，如圖所示，例如，設置有4個電晶體114[1]～114[4]。各個電晶體114例如是n溝道mosfet，其漏極端子與反相器116連接，其源極端子接地。另外，各個電晶體114的柵極端子，如上所述經由各個開關115與電晶體113的柵極端子連接。由此，電晶體114與電晶體113構成多級式電流鏡電路。因此，電晶體114根據動作的電晶體114的數量來使在電晶體113的漏極端子流通的電流值倍增，並作為電源電流從漏極端子輸出到反相器116。

開關115與電晶體114對應設置。因此，在本例中，設置有4個開關115[1]～115[4]。各個開關115分別連接於電晶體113的柵極端子與對應的電晶體114的柵極端子之間，並通過變為開啟來使對應的電晶體114動作。應予說明，開關115根據來自封裝電路20的佔空比控制信號duty而被控制開啟/關閉。

反相器116接收輸入時鐘in，使該輸入時鐘in的波形根據作為電源電流而從電晶體112和電晶體114接收的電流的值來改變並進行反轉，從而生成並輸出內部調整波形va。

反相器118接收由電容器117根據在電晶體112和電晶體114流通的電流調整上升時間而得到的內部調整波形va，並輸出使該內部調整波形va反轉而生成的輸出時鐘out。

圖4a是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk的佔空比校正的波形圖。也就是說，該圖示出在校正電路11中，從反相器116輸出的內部調整波形va和從反相器118輸出的輸出時鐘out的波形。

內部調整波形va的下降沿的偏斜根據反相器116作為電源電流從電晶體114接收的電流的值，而如箭頭a那樣變化。應予說明，該電流的值如上所述根據動作的電晶體114的數量而變化。

輸出時鐘out的佔空比根據內部調整波形va的下降沿的偏斜的變化而進行變化。這是由於反相器118所輸出的輸出時鐘out在內部調整波形va的電位為圖示的閾值以上的電位時，成為「l(低電平)」，並在內部調整波形va的電位為小於該閾值的電位時，成為「h(高電平)」。如此一來，校正電路11能夠對時鐘clk進行佔空比校正。

圖4b是用於說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk之間的偏斜調整的波形圖。該圖與圖4a的情況相同，示出在校正電路11中，從反相器116輸出的內部調整波形va和從反相器118輸出的輸出時鐘out的波形。應予說明，圖4b示出了在電晶體111的柵極端子接收到偏斜調整信號sa的情況，即校正部unit_90和unit_270中的波形圖。

內部調整波形va的上升沿和下降沿的偏斜通過使反相器116作為電源電流而從電晶體112和電晶體114接收的電流的值同時改變，來如箭頭b1和b2所示那樣同時變化。應予說明，反相器116作為電源電流而從電晶體112和電晶體114接收的電流的值是通過使偏斜調整信號sa變化而同時改變的。

輸出時鐘out的相位通過內部調整波形va的上升沿和下降沿同時變化而進行變化。這是由於反相器118所輸出的輸出時鐘out，如上所述在內部調整波形va的電位為圖示的閾值以上的電位時，成為「l(低電平)」，並在內部調整波形va的電位為小於該閾值的電位時，成為「h(高電平)」。如此一來，在多相時鐘校正裝置1中，能夠進行時鐘clk之間的偏斜調整。

圖5a是說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_0的佔空比校正的圖。為方便說明，在該圖中僅示出了校正部unit_0和unit_90的構成。

校正部unit_0例如包括校正電路11。校正電路11接收輸入時鐘in_0和佔空比控制信號duty_0，並對該輸入時鐘in_0的佔空比進行校正，而輸出輸出時鐘out_0。

另一方面，校正部unit_90構成為包括例如校正電路11、偏斜檢測電路12、開關13、積分電路14、可變電源15、比較器16和開關17。

校正電路11接收輸入時鐘in_90、佔空比控制信號duty_90以及偏斜調整信號sa_90，對該輸入時鐘in_90的佔空比進行校正並進行偏斜調整，而輸出輸出時鐘out_90。

偏斜檢測電路12接收輸出時鐘out_0和輸出時鐘out_90,並輸出檢測信號det_0-90。應予說明，檢測信號det_0-90是由圖6所示的邏輯電路生成，例如，在僅輸出時鐘out_0為「h(高電平)」時，檢測信號det_0-90為「h(高電平)」，在其它情況下，檢測信號det_0-90為「l(低電平)」。

返回到圖5a，開關13構成為包括例如開關13a、開關13b和開關13c。開關13基於來自封裝電路20的比較模式信號cm90的內容，來使任意一個開關開啟。具體而言，在比較模式信號cm90指示校正部unit_90在正常模式下動作時，開關13a為開啟，因此積分電路14接收來自偏斜檢測電路12的檢測信號det_0-90。另外，在比較模式信號cm90指示校正部unit_90在比較模式下動作，並指示對時鐘clk_0佔空比校正時，開關13b為開啟，因此積分電路14接收輸出時鐘out_0。進一步地，在比較模式信號cm90指示校正部unit_90在比較模式下動作，並指示對時鐘clk_270佔空比校正時，開關13c為開啟，因此積分電路14接收輸出時鐘out_270。

積分電路14對輸入的信號進行積分，生成經平滑處理的電壓信號並輸出到比較器16的-(負)輸入端子。

在比較模式信號cm90指示校正部unit_90在正常模式下動作時，可變電源15生成第一參考信號並輸出到比較器16的+(正)輸入端子。另一方面，在比較模式信號cm90指示校正部unit_90在比較模式下動作時，可變電源15生成第二參考信號並輸出到比較器16的+輸入端子。

比較器16將從積分電路14提供的電壓信號與從可變電源15提供的第一參考信號或第二參考信號進行比較，並輸出比較結果。

開關17構成為包括例如開關17a、開關17b和開關17c。開關17基於來自封裝電路20的比較模式信號cm90的內容，來使任意一個開關開啟。具體而言，在比較模式信號cm90指示校正部unit_90在正常模式下動作時，開關17a為開啟，因此比較器16向校正電路11輸出偏斜調整信號sa_90。另外，在比較模式信號cm90指示校正部unit_90在比較模式下動作，並指示對時鐘clk_0佔空比校正時，開關17b為開啟，因此比較器16向封裝電路20輸出校正完成信號cd1。進一步地，在比較模式信號cm90指示校正部unit_90在比較模式下動作，並指示對時鐘clk_270佔空比校正時，開關17c為開啟，因此比較器16向封裝電路20輸出校正完成信號cd4。

在使用了如上所述構成的校正部unit_0和unit_90的時鐘clk_0的佔空比校正中，首先，將用於指示校正部unit_90在比較模式下動作並指示對時鐘clk_0佔空比校正的比較模式信號cm90從封裝電路20輸出到校正部unit_90。由此，在開關13中，開關13b為開啟，在開關17中，開關17b為開啟。另外，可變電源15生成第二參考信號並輸出到比較器16的+輸入端子。

基於以上所述，校正部unit_90的積分電路14接收輸出時鐘out_0，對該輸出時鐘out_0進行積分而生成經平滑處理的電壓信號並輸出到比較器16的-輸入端子。

在此，設各個時鐘clk的佔空比的設定值為50％。在這種情況下，若輸出時鐘out_0也如設定值一樣，則由積分電路14生成的電壓信號的電位成為1/2vdd(vdd為電源電壓)。因此，由可變電源15生成的第二參考信號設為1/2vdd，由積分電路14生成的電壓信號與該第二參考信號的比較在比較器16中進行。

在比較器16中進行上述比較的期間，封裝電路20數字式地改變輸出到校正部unit_0的校正電路11的佔空比控制信號duty_0的值。由此，圖3所示的多個電晶體114中動作的電晶體114的數量發生變化，因此反相器116作為電源電流而從電晶體114的漏極端子接收的電流的值變化。也就是說，該電流的值根據使用了佔空比控制信號duty_0的封裝電路20所進行的數字控制而變化。

如利用圖4a所說明的那樣，通過改變反相器116作為電源電流而從電晶體114的漏極端子接收的電流的值，輸出時鐘out_0的佔空比發生變化。並且，在使輸出時鐘out_0的佔空比變化的過程中，若輸出時鐘out_0的佔空比成為作為設定值的50％，則由積分電路14生成的電壓信號成為1/2vdd。因此，在比較器16中，來自積分電路14的電壓信號與第二參考信號一致，將表示時鐘clk_0的佔空比校正已完成的意思的校正完成信號cd1輸出到封裝電路20。由此，封裝電路20固定佔空比控制信號duty_0的值並輸出到校正部unit_0的校正電路11，使輸出時鐘out_0的佔空比維持在50％。至此，使用了數字控制的時鐘clk_0的佔空比校正完成。

圖5b是說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_180的佔空比校正例的圖。為方便說明，在該圖中僅示出了校正部unit_180和unit_270的構成。

校正部unit_180具有與校正部unit_0相同的構成，構成為包括校正電路11。校正電路11接收輸入時鐘in_180和佔空比控制信號duty_180，並對該輸入時鐘in_180的佔空比進行校正，而輸出輸出時鐘out_180。

校正部unit_270具有與校正部unit_90相同的構成，構成為包括例如校正電路11、偏斜檢測電路12、開關13、積分電路14、可變電路15、比較器16和開關17。

校正電路11接收輸入時鐘in_270、佔空比控制信號duty_270以及偏斜調整信號sa_270，對該輸入時鐘in_270的佔空比進行校正並進行偏斜調整，而輸出輸出時鐘out_270。

偏斜檢測電路12接收輸出時鐘out_180和輸出時鐘out_270,並輸出檢測信號det_180-270。應予說明，在僅輸出時鐘out_180為「h(高電平)」時，檢測信號det_180-270為「h(高電平)」，在其它情況下，檢測信號det_180-270為「l(低電平)」。

開關13基於來自封裝電路20的比較模式信號cm270的內容，來使任意一個開關開啟。具體而言，在來自封裝電路20的比較模式信號cm270指示校正部unit_270在正常模式下動作時，開關13a為開啟，因此積分電路14接收來自偏斜檢測電路12的檢測信號det_180-270。另外，在比較模式信號cm270指示校正部unit_270在比較模式下動作，並指示對時鐘clk_180佔空比校正時，開關13b為開啟，因此積分電路14接收輸出時鐘out_180。進一步地，在比較模式信號cm270指示校正部unit_270在比較模式下動作，並指示對時鐘clk_90佔空比校正時，開關13c為開啟，因此積分電路14接收輸出時鐘out_90。

在比較模式信號cm270指示校正部unit_270在正常模式下動作時，可變電源15生成第一參考信號並輸出到比較器16的+輸入端子。另一方面，在比較模式信號cm270指示校正部unit_270在比較模式下動作時，可變電源15生成第二參考信號並輸出到比較器16的+輸入端子。

開關17基於來自封裝電路20的比較模式信號cm270的內容，來使任意一個開關開啟。在比較模式信號cm270指示校正部unit_270在正常模式下動作時，開關17a為開啟，因此比較器16向校正電路11輸出偏斜調整信號sa_270。另外，在比較模式信號cm270指示校正部unit_270在比較模式下動作，並指示對時鐘clk_180佔空比校正時，開關17b為開啟，因此比較器16向封裝電路20輸出校正完成信號cd2。進一步地，在比較模式信號cm270指示校正部unit_270在比較模式下動作，並指示對時鐘clk_90佔空比校正時，開關17c為開啟，因此比較器16向封裝電路20輸出校正完成信號cd3。

在使用了如上所述構成的校正部unit_180和unit_270的時鐘clk_180的佔空比校正中，首先，將用於指示校正部unit_270在比較模式下動作並指示對時鐘clk_180佔空比校正的比較模式信號cm270從封裝電路20輸出到校正部unit_270。由此，開關13中，開關13b為開啟，開關17中，開關17b為開啟。另外，可變電源15生成第二參考信號並輸出到比較器16的+輸入端子。

基於以上所述，校正部unit_270的積分電路14接收輸出時鐘out_180，對該輸出時鐘out_180進行積分而生成經平滑處理的電壓信號並輸出到比較器16的-輸入端子。

並且，在比較器16中，在進行由積分電路14生成的電壓信號與第二參考信號的比較時，封裝電路20改變輸出到校正部unit_180的校正電路11的佔空比控制信號duty_180的值。由此，輸出時鐘out_180的佔空比發生變化。

若輸出時鐘out_180的佔空比成為作為設定值的50％，則來自積分電路14的電壓信號與第二參考信號一致，因此比較器16輸出表示時鐘clk_180的佔空比校正已完成的意思的校正完成信號cd2，並輸出到封裝電路20。由此，封裝電路20固定佔空比控制信號duty_180的值並輸出到校正部unit_180的校正電路11，使輸出時鐘out_180的佔空比維持在50％。至此，使用了數字控制的時鐘clk_180的佔空比校正完成。

圖5c是說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_90的佔空比校正及偏斜調整例的圖。為方便說明，在該圖中示出了上述的校正部unit_90和unit_270的構成。

先對時鐘clk_90的佔空比校正進行說明。在時鐘clk_90的佔空比校正中，首先，將用於指示校正部unit_270在比較模式下動作並指示對時鐘clk_90佔空比校正的比較模式信號cm270從封裝電路20輸出到校正部unit_270。由此，開關13中，開關13c為開啟，開關17中，開關17c為開啟。另外，可變電源15生成第二參考信號並輸出到比較器16的+輸入端子。

基於以上所述，校正部unit_270的積分電路14接收輸出時鐘out_90，對該輸出時鐘out_90進行積分而生成經平滑處理的電壓信號並輸出到比較器16的-輸入端子。

並且，在比較器16中，在進行由積分電路14生成的電壓信號與第二參考信號的比較時，封裝電路20改變輸出到校正部unit_90的校正電路11的佔空比控制信號duty_90的值。由此，輸出時鐘out_90的佔空比發生變化。

若輸出時鐘out_90的佔空比成為作為設定值的50％，則來自積分電路14的電壓信號與第二參考信號一致，因此比較器16輸出表示時鐘clk_90的佔空比校正已完成的意思的校正完成信號cd3，並輸出到封裝電路20。由此，封裝電路20固定佔空比控制信號duty_90的值並輸出到校正部unit_90的校正電路11，使輸出時鐘out_90的佔空比維持在50％。至此，使用了數字控制的時鐘clk_90的佔空比校正完成。

接著，對時鐘clk_90的偏斜調整進行說明。在時鐘clk_90的偏斜調整中，首先，將指示校正部unit_90在正常模式下動作的比較模式信號cm90從封裝電路20輸出到校正部unit_90。由此，開關13中，開關13a為開啟，開關17中，開關17a為開啟。另外，可變電源15生成第一參考信號並輸出到比較器16的+輸入端子。

基於以上所述，校正部unit_90的積分電路14接收由偏斜檢測電路12生成的檢測信號det_0-90，對該檢測信號det_0-90進行積分而生成經平滑處理的電壓信號並輸出到比較器16的-輸入端子。

在此，在輸出時鐘out_90相對於輸出時鐘out_0的相位差為理想的90度時，由偏斜檢測電路12生成的檢測信號det_0-90的佔空比成為25％。因此，在輸出時鐘out_90相對於輸出時鐘out_0的相位差為理想值時，由積分電路14生成的電壓信號的電位成為1/4vdd。基於這一點，由可變電源15生成的第一參考信號設為1/4vdd，由積分電路14生成的電壓信號與該第一參考信號的比較在比較器16中進行。並且，比較器16將該比較結果作為偏斜調整信號sa而輸出到校正電路11，因此構成模擬負反饋迴路。

在校正電路11中，根據偏斜調整信號sa的值的變化，電晶體112的漏極端子作為電源電流而向反相器116輸出的電流的值與電晶體114的漏極端子作為電源電流而向反相器116輸出的電流的值同時發生變化，因此如利用圖4b所說明的那樣，輸出時鐘out_90的相位發生變化。並且，由於如上所述構成有模擬負反饋迴路，因此利用模擬控制對輸出時鐘out_90進行偏斜調整，將輸出時鐘out_90相對於輸出時鐘out_0的相位差調整為作為理想值的90度。

應予說明，輸出時鐘out_90的偏斜調整可以與上述的輸出時鐘out_90的佔空比校正同時進行。另外，輸出時鐘out_90的偏斜調整也可以與時鐘clk_180的佔空比校正同時進行。

圖5d是說明本發明的一個實施方式的多相時鐘校正裝置中的時鐘clk_270的佔空比校正及偏斜調整例的圖。為方便說明，在該圖中僅示出了上述的校正部unit_270和unit_90的構成。

先對時鐘clk_270的佔空比校正進行說明。在時鐘clk_270的佔空比校正中，首先，將用於指示校正部unit_90在比較模式下動作並指示對時鐘clk_270佔空比校正的比較模式信號cm90從封裝電路20輸出到校正部unit_90。由此，開關13中，開關13c為開啟，開關17中，開關17c為開啟。另外，可變電源15生成第二參考信號並輸出到比較器16的+輸入端子。

基於以上所述，校正部unit_90的積分電路14接收輸出時鐘out_270，對該輸出時鐘out_270進行積分而生成經平滑處理的電壓信號並輸出到比較器16的-輸入端子。

並且，在比較器16中，在進行由積分電路14生成的電壓信號與第二參考信號的比較時，封裝電路20改變發送到校正部unit_270的校正電路11的佔空比控制信號duty_270的值。由此，輸出時鐘out_270的佔空比發生變化。

若輸出時鐘out_270的佔空比成為作為設定值的50％，則來自積分電路14的電壓信號與第二參考信號一致，因此比較器16輸出表示時鐘clk_270的佔空比校正已完成的意思的校正完成信號cd4，並輸出到封裝電路20。由此，封裝電路20固定佔空比控制信號duty_270的值並發送到校正部unit_270的校正電路11，使輸出時鐘out_270的佔空比維持在50％。至此，使用了數字控制的時鐘clk_270的佔空比校正完成。

接著，對時鐘clk_270的偏斜調整進行說明。在時鐘clk_270的偏斜調整中，首先，將指示校正部unit_270在正常模式下動作的比較模式信號cm270從封裝電路20輸出到校正部unit_270。由此，開關13中，開關13a為開啟，開關17中，開關17a為開啟。另外，可變電源15生成第一參考信號並輸出到比較器16的+輸入端子。

基於以上所述，校正部unit_270的積分電路14接收由偏斜檢測電路12生成的檢測信號det_180-270，對該檢測信號det_180-270進行積分而生成經平滑處理的電壓信號並輸出到比較器16的-輸入端子。

比較器16進行由積分電路14生成的電壓信號與第一參考信號的比較，並將該比較結果作為偏斜調整信號sa輸出到校正電路11，因此構成模擬負反饋迴路。

在校正電路11中，根據偏斜調整信號sa的值的變化，輸出時鐘out_270的相位發生變化。並且，由於如上所述構成有模擬負反饋迴路，因此利用模擬控制對輸出時鐘out_270進行偏斜調整，將輸出時鐘out_270相對於輸出時鐘out_180的相位差調整為作為理想值的90度。

應予說明，輸出時鐘out_270的偏斜調整可以與上述的輸出時鐘out_270的佔空比校正同時進行。另外，輸出時鐘out_270的偏斜調整也可以與時鐘clk_0的佔空比校正同時進行。

圖7a至圖7e是說明本發明的一個實施方式的多相時鐘校正方法的流程圖。上述時鐘校正方法是利用多相時鐘校正裝置1執行的處理。

首先，如圖7a所示，封裝電路20使校正處理電路10在正常模式下動作(s701)。正常模式是指利用校正部unit_90對時鐘clk_90進行偏斜調整，並利用校正部unit_270對時鐘clk_270進行偏斜調整的模式。在這種情況下，不進行時鐘clk_0、時鐘clk_90、時鐘clk_180和時鐘clk_270的佔空比校正。應予說明，正常模式是通過封裝電路20向校正部unit_90輸出指示在正常模式下動作的比較模式信號cm90，並向校正部unit_270輸出指示在正常模式下動作的比較模式信號cm270來設定的。

接著，封裝電路20判斷是否被未圖示的其它的電路等要求執行對時鐘clk_0、時鐘clk_90、時鐘clk_180和時鐘clk_270進行佔空比校正的校準模式(s702)。在判斷為未被要求執行校準模式時(s702中為「否」時)，封裝電路20維持正常模式。另一方面，在判斷為被要求執行校準模式時(s702中為「是」時)，封裝電路20對時鐘clk_0進行佔空比校正(s703)。

在時鐘clk_0的佔空比校正中，如圖7b所示，首先，封裝電路20將用於指示校正部unit_90在比較模式下動作並指示對時鐘clk_0佔空比校正的比較模式信號cm90輸出到校正部unit_90(s7031)。

接著，封裝電路20將向校正部unit_0輸出的佔空比控制信號duty_0的值變更為設定值(s7032)。具體而言，封裝電路20在校準模式開始後，初次的s7032中，將佔空比控制信號duty_0的值變更為預先設定的設定值，並在第二次以後的s7032中，將佔空比控制信號duty_0的值變更為在後述的s7034中所設定的設定值。封裝電路20接下來判斷是否從校正部unit_90接收到表示時鐘clk_0的佔空比校正完成的校正完成信號cd1(s7033)。在封裝電路20判斷為接收到校正完成信號cd1時(s7033中為「是」時)，結束時鐘clk_0的佔空比校正，並移至圖7a的s704。另一方面，在封裝電路20未接收到校正完成信號cd1時(s7033中為「否」時)，變更佔空比控制信號duty_0的設定值(s7034)，返回到s7032的處理。

接著，封裝電路20如圖7a所示進行時鐘clk_180的佔空比校正(s704)。在時鐘clk_180的佔空比校正中，如圖7c所示，首先，封裝電路20將用於指示校正部unit_270在比較模式下動作並指示對時鐘clk_180佔空比校正的比較模式信號cm270輸出到校正部unit_270(s7041)。

接著，封裝電路20將向校正部unit_180輸出的佔空比控制信號duty_180的值變更為設定值(s7042)。也就是說，封裝電路20在校準模式開始後，初次的s7042中，將佔空比控制信號duty_180的值變更為預先設定的設定值，並在第二次以後的s7042中，將佔空比控制信號duty_180的值變更為在後述的s7044中所設定的設定值。然後，封裝電路20判斷是否從校正部unit_270接收到表示時鐘clk_180的佔空比校正完成的校正完成信號cd2(s7043)。在封裝電路20判斷為接收到校正完成信號cd2時(s7043中為「是」時)，結束時鐘clk_180的佔空比校正，並移至圖7a的s705。另一方面，在封裝電路20判斷為未接收到校正完成信號cd2時(s7043中為「否」時)，變更佔空比控制信號duty_180的設定值(s7044)，返回到s7042的處理。

接著，封裝電路20如圖7a所示進行時鐘clk_90的佔空比校正(s705)。在時鐘clk_90的佔空比校正中，如圖7d所示，首先，封裝電路20將用於指示校正部unit_270在比較模式下動作並指示對時鐘clk_90佔空比校正的比較模式信號cm270輸出到校正部unit_270(s7051)。在這種情況下，由於比較模式信號cm90保持指示校正部unit_90在正常模式下動作的狀態，因此在校正部unit_90中繼續進行時鐘clk_90的偏斜調整。

接著，封裝電路20將向校正部unit_90輸出的佔空比控制信號duty_90的值變更為設定值(s7052)。也就是說，封裝電路20在校準模式開始後，初次的s7052中，將佔空比控制信號duty_90的值變更為預先設定的設定值，並在第二次以後的s7052中，將佔空比控制信號duty_90的值變更為在後述的s7054中所設定的設定值。然後，封裝電路20判斷是否從校正部unit_270接收到表示時鐘clk_90的佔空比校正完成的校正完成信號cd3(s7053)。在封裝電路20接收到校正完成信號cd3時(s7053中為「是」時)，結束時鐘clk_90的佔空比校正，並移至圖7a的s706。另一方面，在封裝電路20未接收到校正完成信號cd3時(s7053中為「否」時)，變更佔空比控制信號duty_90的設定值(s7054)，返回到s7052的處理。

接著，封裝電路20如圖7a所示進行時鐘clk_270的佔空比校正(s706)。在時鐘clk_270的佔空比校正中，如圖7e所示，首先，封裝電路20將用於指示校正部unit_270在正常模式下動作的比較模式信號cm270輸出到校正部unit_270，並將用於指示校正部unit_90在比較模式下動作並指示對時鐘clk_270佔空比校正的比較模式信號cm90輸出到校正部unit_90(s7061)。應予說明，如此一來，在校正部unit_270中還進行時鐘clk_270的偏斜調整。

接著，封裝電路20將向校正部unit_270輸出的佔空比控制信號duty_270的值變更為設定值(s7062)。也就是說，封裝電路20在校準模式開始後，初次的s7062中，將佔空比控制信號duty_270的值變更為預先設定的設定值，並在第二次以後的s7062中，將佔空比控制信號duty_270的值變更為在後述的s7064中所設定的設定值。然後，封裝電路20判斷是否從校正部unit_90接收到表示時鐘clk_270的佔空比校正完成的校正完成信號cd4(s7063)。在封裝電路20接收到校正完成信號cd4時(s7063中為「是」時)，返回到圖7a的s701，使校正處理電路10在正常模式下動作。另一方面，在封裝電路20未接收到校正完成信號cd4時(s7063中為「否」時)，變更佔空比控制信號duty_270的設定值(s7064)，返回到s7062。

圖8是示出用於說明本發明的一個實施方式的多相時鐘校正裝置中的佔空比校正例的各處的波形的圖。在該圖中，為了說明時鐘clk_0的佔空比校正例，示出有校正部unit_0中的輸入時鐘in_0、內部調整波形va以及輸出時鐘out_0。

在圖8中，輸入時鐘in_0產生了佔空比誤差，成為大於作為設定值的50％的佔空比。

因此，在多相時鐘校正裝置1中，通過改變從封裝電路20輸出到校正部unit_0的佔空比控制信號duty_0的值，來使校正部unit_0內的內部調整波形va的下降沿如圖所示變化為所期望的斜率。並且，多相時鐘校正裝置1通過校正部unit_0使該內部調整波形va反轉，而輸出完成了佔空比校正的輸出時鐘out_0。

圖9a和圖9b是示出用於說明本發明的一個實施方式的多相時鐘校正裝置中的偏斜調整例的各處的波形的圖，圖9a表示未進行本發明的校正的情況，圖9b表示進行了本發明的校正的情況。在該圖中，為了說明時鐘clk_90和時鐘clk_270的偏斜調整例，示出有校正部unit_0中的輸入時鐘in_0和輸出時鐘out_0、校正部unit_90中的輸入時鐘in_90和輸出時鐘out_90、校正部unit_180中的輸入時鐘in_180和輸出時鐘out_180、校正部unit_270中的輸入時鐘in_270和輸出時鐘out_270。除此之外，在該圖中還示出有從校正部unit_90的偏斜檢測電路12輸出的檢測信號det_0-90和從校正部unit_270的偏斜檢測電路12輸出的檢測信號det_180-270。

在圖9a和圖9b中，輸入時鐘in_0與輸入時鐘in_90的相位差小於90度，處於產生偏斜誤差的狀態。在這種狀態下的檢測信號det_0-90如圖9a所示，成為25％以下的佔空比。

因此，多相時鐘校正裝置1在校正部unit_90中生成基於檢測信號det_0-90的偏斜調整信號sa並發送至校正電路11，由此進行模擬負反饋控制。如此一來，在多相時鐘校正裝置1中進行輸出時鐘out_90的偏斜調整，如圖9b所示，使輸出時鐘out_0與時鐘clk_90的相位差為90度。

另外，在圖9a中，輸入時鐘in_180與輸入時鐘in_270的相位差也小於90度，處於產生偏斜誤差的狀態。在這種狀態下的檢測信號det_180-270如圖9a所示，成為25％以下的佔空比。

因此，多相時鐘校正裝置1在校正部unit_270中生成基於檢測信號det_180-270的偏斜調整信號sa並發送至校正電路11，由此進行模擬負反饋控制。如此一來，在多相時鐘校正裝置1中進行輸出時鐘out_270的偏斜調整，如圖9b所示，使輸出時鐘out_180與時鐘clk_270的相位差為90度。

上述各實施方式是用於說明本發明的例示，並不旨在將本發明僅限於這些實施方式。就本發明而言，只要不脫離其主旨就可以以各種方式進行實施。

例如，在本說明書所公開的方法中，只要其結果不產生矛盾，則可以將步驟、動作或功能並行實施或按不同的順序實施。所說明的步驟、動作和功能僅作為示例而提供，在不脫離發明的主旨的範圍內，可以將步驟、動作和功能中的幾個省略，另外，可以通過相互結合而成為一個，另外，也可以追加其它步驟、動作或功能。

此外，通過多相時鐘校正裝置1進行偏斜調整和佔空比校正的多相時鐘不限於4相時鐘。在多相時鐘校正裝置1中可以通過適當地增設校正部unit，來進行更多相的時鐘的偏斜調整和佔空比校正。此時，由可變電源15生成的第一參考信號根據多相時鐘的相數而改變。

另外，在本說明書中，雖然公開了各種實施方式，但是，也可以對一個實施方式中的特定的特徵(技術事項)進行適當改進，並且追加到其它實施方式中，或者與該其它實施方式中的特定的特徵調換，這樣的方式也包含在本發明的主旨內。

工業上的可利用性

本發明能夠廣泛用於半導體集成電路領域。