半導體器件和dram控制器的製作方法

2023-11-10 02:59:17 2

專利名稱：半導體器件和dram控制器的製作方法
技術領域：
本發明涉及一種半導體器件，更具體地說，涉及一種DRAM的讀 出操作。
背景技術：
近年來，在用於通信設備或高端計算機的半導體器件中，已經要 求低功耗或高速存取。
隨著低功耗或高速操作，要求DRAM的性能有大幅度地提高。更 具體的說，輸入至DRAM的電源電壓一直在減少。
圖7所示的波形示出了典型DRAM的操作。雖然詳細描述被省略， 但是，讀出是通過隨字線W的提高而提高讀出放大器激活信號SAE來執 行。在開始讀出之前被預充至介於電源電壓VCC和接地電壓GND的中 間電勢1/2VCC的位線對D和DB，根據單元狀態，被設置成真補差分電 勢(圖7中的AV)。然後，將該位線對D和DB分別放大至電源電壓和 接地電壓。圖7所示的是讀出過程，其中，存儲"1"的單元(也稱作 單元H)信息被放大至位線D側。
上面描述的減少的電壓是指圖7中VCC和GND之間的差分電勢減 少。換句話說，是指位線對D和DB振幅降低。因此，隨著振幅電勢降 低，確定上面所述的單元狀態的電荷量也減少。
在DRAM中，也期望不僅能夠降低電壓，還能夠減少功耗。為了 實現這些目標，需要延長刷新存儲元件的周期，這是決定DRAM功耗 的一個因素。更具體地說，隨著DRAM器件的小型化，需要改善保持
特徵的衰退。
一般而言，在使用Nch電晶體的單元中，DRAM單元的保持特徵是 由存儲"l"的單元的電荷消耗所決定，這意味著圖7中所示的差分電 勢AV越來越小。最終，當讀出放大器不能確定上述的電勢差分高於 1/2VCC時，就產生了讀出錯誤，並且單元被確定為保持失敗。
上述描述假定DRAM單元是由Nch電晶體和電容器組成的。然而， DRAM單元還可能由Pch電晶體和電容器組成。
而且，DRAM器件的高速操作最好是在低電壓和低功耗的限度內。
例如，加快具有低電壓的DRAM器件速度的一項技術在下面的專 利文獻中公開。
日本未經審查的專利申請公開No. 2004-220753 (Ueda)公開了一 項技術，此技術在短時間內，將低於接地電勢的電勢應用於讀出放大 器電源電壓的低電勢側，目的是加快讀出放大器的讀出速度。
然而，在該相關技術中，未考慮DRAM單元保持特徵的改善，因 此，功耗的減少也未被考慮。
因而，在Ueda的做法中，將讀出放大器的預充電壓設置為電源電 壓VCC—半的1/2VCC。在這種情況下，當存儲單元中所保持的電荷量
隨著電壓的降低而減少時，單元的保持時間就會極大地減少。
因此，為了保證DRAM單元的保持特徵，需要使DRAM單元的刷 新間隔變得更短，這樣卻增加了功耗
發明內容
根據本發明的一個方面的半導體器件包括DRAM單元；用來放
大存儲在DRAM單元的信息的讀出放大器；輸入電源電壓和接地電壓 的電源電路；控制輸入到讀出放大器中的電源對的讀出放大器控制電 路，其中，在放大存儲在DRAM單元的信息之前，讀出放大器預充位 線對的電勢至電源電勢或接地電勢，DRAM存儲單元連接到位線對中 的任意一個，並且讀出放大器控制電路控制輸入到讀出放大器的電源 對，從而在讀出放大器進行放大操作時，使位線對的電勢差大於電源 電壓和接地電壓之間的差分電勢。
如上所述，根據本發明，在處理存儲單元保持特徵的衰退的同時， 在低壓下讀出放大器的操作能變穩定並且讀出放大器的操作速度可以 被加快。相應地，由於獲得了好的保持特徵，功耗能夠被降低。
而且，沒有必要提供產生讀出放大器預充電平的電源電路，從而 可以降低晶片的大小。另外，因為通過應用現存的正高電壓和負電壓 來提高位線對和讀出放大器電源對的振幅電壓，所以在晶片損失最小 化的同時，使提高讀出操作的速度變得可能。


從下文結合附圖的對某些優選實施例的描述，本發明的上述及其 他目的、優勢和特徵將更加明顯，其中
圖l是示出了根據本發明的第一實施例的整個半導體器件的圖； 圖2是示出了根據本發明的第一實施例的半導體器件的一部分的
圖3是示出了根據本發明的第一實施例的半導體器件的一部分的
圖4是示出了根據本發明的第一實施例的半導體器件的操作的圖； 圖5是示出了根據本發明的第二實施例的半導體器件的一部分的
圖6是示出了根據本發明的第二實施例的半導體器件的操作的圖7是用於解釋相關的半導體器件的問題的圖。
具體實施例方式
現在將參考說明性實施例對本發明進行描述。本領域技術人員應 當認識到，利用本發明的教導，可完成許多替換的實施例，並且本發 明不限於出於說明目的而示出的實施例。
為了更好地描述上述及其他的目的，特徵和效果，將結合附圖來 詳細描述本發明的實施例。
第一實施例
圖l是示出了根據本發明的第一實施例的整個半導體器件的圖。
圖1的DRAM IO包含輸入了電源電壓VCC和接地電壓GND的電源 電路3。電源電路3產生了高於電源電壓的電壓VPP，或低於接地電壓的 VSA、 VPP、 VKK。雖然在所示的這個例子中，像上面提到的諸如VPP 的電壓是在DRAM內部產生的，但是這些電壓也能直接從DRAM的外部 部分輸入。
這些電壓中的VPP和VKK被輸入到行解碼器5，並且通過字線W被 提供至存儲器陣列6的DRAM單元的柵極。VBB作為DRAM單元的背柵 極電壓被提供給存儲器陣列6。
VSA被輸入至讀出放大器控制電路9、列開關8和I/0緩衝器4，以 便控制位線D和DB的列系統的選擇/非選擇。VPC被輸入至讀出電路， 以便將電源和讀出電路的位線預充至VPC。
為了更詳細地描述本實施例，將參考圖2具體描述圖1中的行解碼 器5、存儲器陣列6和讀出電路7。圖3示出了控制圖2中讀出電路的讀出 放大器70的電源的電路。
首先將詳細描述圖2的構造。行解碼器5包含字驅動器51，並將已 選電壓VPP或未選電壓VKK輸出到字線W。
存儲器陣列6包括由一個電晶體和一個電容器組成的存儲器單元 61。電晶體具有連接到上述字線的柵極，源極和漏極的其中之一連接 到位線，源極和漏極的另一個連接到電容器。然後將位線對D和DB放 大的電勢的一半(D + DB) /2應用到未連接電晶體的電容器的一側(下 文指單元反面電極)。將電晶體的背柵極連接到VBB。單元反面電極 的電勢可以是接地電壓或電源電壓。背柵極可以是接地電壓。
讀出電路7的讀出放大器70是典型的鎖存型讀出放大器，並且放大 位線對D和DB的電勢。在放大操作前後，位線對D和DB以及讀出放大 器電源對VSAP和VSAN被設置為預充電勢VPC (也稱作均衡化)。用 於位線72的均衡器和用於由Nch電晶體形成的讀出放大器電源71的均 衡器分別提供在位線對和讀出放大器電源線對中。
此外，將參考圖3，描述產生上述讀出放大器電源對VSAP和VSAN 的讀出放大器控制電路9。讀出放大器激活信號SAE和負電壓VSA被輸 入至讀出放大器控制電路9。讀出放大器控制電路9包括僅在VSAN輸出 側的負電壓電平轉換器ll。這是由於將振幅在VCC和GND之間的SAE 信號的電平被轉換成介於VCC和負電壓間的振幅。在上面的描述中， VSA被假定是負電壓，並且該描述是基於其中負電壓電平轉換器設置 在VSAN側的情形。然而，如將要詳細描述的，當VSA處於高於VCC的 正電壓時，需要在VSAP側提供正壓電平轉換器。
上面已經結合圖l、 2、 3對本實施例的構造進行了描述。在圖4中， 將利用上述圖l、 2、 3的代表性接觸點電勢，描述本實施例的操作。
在圖4中，縱軸表示電勢，水平軸表示時間。在時間軸上，從tO到
t4被設置成特定的時間，在每個時間DRAM中所產生的每個事件都將被 描述°
在時間tO到tl，字線W處於非活動的狀態，而且被設置成非選擇電 壓VKK(負電壓)。將電壓VKK設置成負電壓，是為了處理形成DRAM 單元的Nch電晶體的亞閾值洩露。
此時，將讀出放大器電源對VSVP和VSAN以及位線對D和DB設置 為預充電平VPC OGND電平)。通過把預充電平設置成GND電平而不 是傳統的VCC/2，來改善單元H的保持特徵的抗衰退性。即使單元H由 於在產生單元H的條件完全沒有改變的同時降低電平(=預充電平)而 受到保持衰退，還是可以識別單元H。同時，不需要相關技術中所要求 的產生VCC/2的電路。另外，因為使用現有的處於相對穩定狀態的電源 線，所以預充電平是可以保持穩定的。
在時間tl到t2，字線W被激活。字線W被升壓至高於電源電壓的電 壓，以便吸收形成DRAM單元的Nch電晶體的閾值電壓。然後，基於存 儲在DRAM單元中的信息，電勢差在位線裡產生。在本描述中，對連 接到位線D的讀出目標單元(-單元H)是"1"的情況做了描述。通過 將預充電平從1/2VCC變為GND電平，差分電勢理論上會增加。當預充 電平為1/2VCC時，差分電勢從AV(如圖7所示)變為AV' (>AV)(如 圖4所示)。
在時間t2到t3，讀出放大器激活信號SAE被激活(電壓從GND電平 提高到VCC電平)。為了防止波形重疊導致圖形複雜化，傳輸讀出放 大器激活信號的步驟之前和之後的步驟都被省略了。然後，上述位線 的電勢差被放大。位線D被放大至VSAP或VCC電平，並且DB被放大至 負電壓VSAN或VSA電平。
最後，在完成讀出操作後，字線W便下降。然後在時間t4，預充信
號PDL被激活，以便產生操作開始之前在時間tO的狀態。
雖然本描述是基於字線W的非選擇電平VKK低於位線DB的最終 電平或VSA電平的情形，但是相關的關係可以是同樣的或相反的。這 是因為每一個電勢都是由不同的因素所決定的。更具體地說，VKK電 平是由DRAM單元電晶體的亞閾值特徵所決定，而VSA電壓電平是由諸 如讀出放大器的操作敏感度，或降壓電路(step-down circuit)的能力， 或接收VSA的電晶體的耐受電壓等電路因素所決定的。
此外，VSA電平本身(本實施例的負電壓)可以被靈活地設置。 這是因為讀出放大器是由觸發器形成的。換句話說，在本實施例中， 位線對的D側被放大至VCC。因此，由於D側被顯著放大，觸發器電路 可以在不依賴另一DB側的情況下，決定接觸點電勢。
第二實施例
現在將描述由Pch電晶體組成DRAM單元電晶體的例子。整個圖像 與圖1相同。與圖2中的相同，圖5所示的是DRAM單元的一部分的電路 圖。圖6所示的是其操作波形。現在將結合圖5和圖6，描述不同於第一 實施例的那些部分。
第二實施例的DRAM單元電晶體的構造幾乎和圖2中所示的第一 實施例的構造一樣。然而在第二實施例中，圖5的存儲單元61是Pch晶 體管。正高電壓VPP被應用於背柵極電壓。
預充電平被設置成VCC電平，在第一實施例中，預充電平是GND 電平。因此，讀出放大器電源71的均衡器和位線72的均衡器由Pch晶體 管理想地形成。
將參考圖6描述本實施例的電路操作。在第一實施例中，已經參考 圖4作了類似的描述。圖6示出了其中儲存"0"的單元(單元L)被連
接到位線D上的情形的波形。
描述單元L是因為當DRAM單元由Pch電晶體形成時，電晶體的亞 電勢(sub potential)被顛倒，並且保持特徵由單元L所確定。後文將詳 細描述該現象。
在圖6中，在時間t0到tl，字線W處於非活動狀態，而且被設置成 非選擇電壓VPP (正電壓)。VPP處理形成DRAM單元的Pch電晶體的 亞閾值洩漏。
此時，讀出放大器電源對VSAP和VSAN以及位線對D和DB被設置 成預充電平VPC (二VCC電平)。通過將預充電平設置成VCC電平而不 是傳統的VCC/2，單元L的保持特徵的抵抗性得到了改善。
在時間tl到t2，字線W被激活。然後，基於存儲在DRAM單元中的 信息，電勢差將在位線裡產生。在本描述中，對連接到位線D的讀出目 標單元(-單元L)是"0"的情形做了描述。
在時間t2到t3，讀出放大器激活信號被激活(電壓從GND電平增加 到VCC電平)。然後，上述位線的電勢差就被放大了。位線D被放大至 VSAN或GND電平，並且位線DB被放大至正電壓VSAP或VPP電平。
最後，在完成讀出操作後，字線W便上升了。然後在時間t4，預充 信號PDL被激活，以便產生操作開始之前在時間tO的狀態。
與第一實施例相同的是，確定單元的保持特徵的一側的位線電勢 的振幅電平與預充電平之間的差分電勢，通過電源電勢VCC的值得到 保證。
現在簡要描述在使用Nch電晶體或Pch電晶體時的保持特徵的衰退
模式。
當使用Nch電晶體時，通過結漏(junction leak)，將電荷從電荷 保持節點的N型擴散層中抽出至Psub中。因此，單元H確定保持特徵。 另一方面，當使用Pch電晶體時，因為將電荷從Nsub注入到P型擴散層 中，所以由單元L決定保持特徵。
現在描述單元使用Pch電晶體所獲得的優點。首先，Pch電晶體對 軟錯誤(soft error)有很高的抵抗性。
一般而言，放射產生電子和空穴，其在作為儲存節點的擴散層上 是易於發生的。結果儲存節點裡的數據可能被逆變。這就是所謂的軟 錯誤。Nch電晶體受電子影響，而Pch電晶體受空穴影響。
如果假定Nch電晶體和Pch電晶體具有相同條件(電晶體大小等)， 那麼受影響的載流子的遷移率的差異似乎確定了影響的效果。總之， 與空穴相比，具有更大遷移率的電子有更多的不利作用。相應地，受 電子影響的Nch電晶體更可能產生軟錯誤。
需要注意的是本發明不限於上述實施例，而是可以在本發明的精 神範圍內，作出適當的改變。例如，在上述實施例中，描述了Nch或Pch 單元電晶體的例子。然而，也可以把Nch單元電晶體和Pch單元電晶體 混合布置。
比如，在Nch電晶體單元情況下，如果可能，預充電平可以使用來 自外部部分的電源。需要注意的是，在這種情況下，需要電源比接地 電勢更穩定且更低。
雖然在本發明的每一個實施例的DRAM中，根據不同的模式產生 了控制信號和各種電壓，但是，例如，它們還可以由存儲器外部部分
的存儲控制器產生。
本發明顯然不限於上述實施例，而是可以在不脫離本發明範圍和 精神的情況下，作出修改和改變。
權利要求
1. 一種半導體器件包括DRAM單元；讀出放大器，其中電源對被輸入至該讀出放大器，所述電源對包括第一電源和第二電源；電源電路，其中電源電壓和接地電壓被輸入至該電源電路；以及讀出放大器控制電路，用於確定所述電源對的電勢，其中，在放大所述DRAM單元中存儲的信息之前，所述讀出放大器將位線對的電勢預充至電源電勢或接地電勢，所述DRAM單元連接到所述位線對中的任意一個，以及所述讀出放大器控制電路控制所述電源對，以使得當所述讀出放大器執行放大操作時，所述位線對的電勢差變為大於所述電源電壓和接地電壓之間的差分電勢。
2. 根據權利要求1所述的半導體器件，其中，所述DRAM單元包括 Nch電晶體；以及 連接至所述Nch電晶體的電容器。
3. 根據權利要求l所述的半導體器件，其中，所述DRAM單元包括Pch電晶體；以及連接至所述Pch電晶體的電容器。
4. 根據權利要求2所述的半導體器件，其中當所述被選擇的DRAM單元在所述電容器裡存儲電荷以至存儲 "1"狀態時，所述讀出放大器將連接到所述DRAM單元的所述位線對中的一個 位線的電勢放大至所述電源電壓，並且將另一個位線的電勢放大至第 一電壓，該第一電壓低於所述接地電壓。
5. 根據權利要求3所述的半導體器件，其中當所述被選擇的DRAM單元在所述電容器裡存儲電荷以至存儲 "1"狀態時，所述讀出放大器將連到所述DRAM單元的所述位線對中的一個位 線的電勢放大至所述接地電壓，並且將另一個位線的電勢放大至第二 電壓，該第二電壓高於所述電源電壓。
6. 根據權利要求2所述的半導體器件，還包括均衡器，該均衡器 均衡所述電源對的電勢和/或所述位線對的電勢，所述均衡器由Nch晶體 管形成。
7. 根據權利要求3所述的半導體器件，還包括均衡器，該均衡器 均衡所述電源對的所述電勢和/或所述位線對的所述電勢的，所述均衡 器由Pch電晶體形成。
8. 根據權利要求2所述的半導體器件，其中 所述讀出放大器控制電路還包括負電壓電平轉換器，以及 所述負電壓電平轉換器將被輸入至所述讀出放大器控制電路的信號的處於所述電源電壓和所述接地電壓之間的振幅，轉換成處於所述 電源電壓和低於所述接地電壓的負電壓之間的振幅。
9. 根據權利要求3所述的半導體器件，其中 所述讀出放大器控制電路還包括正電壓電平轉換器，以及 所述正電壓電平轉換器將被輸入至所述讀出放大器控制電路的信號的處於所述電源電壓和所述接地電壓之間的振幅，轉換成處於高於 所述電源電壓的正電壓和所述接地電壓之間的振幅。
10. 根據權利要求2所述的半導體器件，其中，所述DRAM單元的 背柵極電壓低於所述接地電壓。
11. 根據權利要求3所述的半導體器件，其中，所述DRAM單元的背柵極電壓高於所述電源電壓。
12. 根據權利要求l所述的半導體器件，其中，所述電源電路還包 括升壓電路和/或降壓電路。
13. 根據權利要求2之一所述的半導體器件，其中，通過由所述讀 出放大器放大所述位線對所獲得的兩個電勢之間的中間電勢被輸入到 所述電容器的一個接觸點。
14. 根據權利要求3之一所述的半導體器件，其中，通過由所述讀 出放大器放大所述位線對所獲得的兩個電勢之間的中間電勢被輸入到 所述電容器的一個接觸點。
15. 根據權利要求l所述的半導體器件，還包括控制電路，所述控 制電路產生用於控制所述讀出放大器的放大操作的讀出放大器激活信 號。
16. —種半導體器件，包括 DRAM單元；讀出電路，其中電源對被輸入至該讀出電路，所述電源對包括第一電源和第二電源；電源電路，其中電源電壓和接地電壓被輸入至該電源電路；以及 讀出放大器控制電路，用於確定所述電源對的電勢，其中 在放大所述DRAM單元中存儲的信息之前，所述讀出電路將位線對的電勢預充至電源電勢或接地電勢，所述DRAM單元連接到所述位線對中的任何一個，以及當所述讀出電路執行放大操作時，所述讀出放大器控制電路將所述第一電源的電勢設置成高於所述電源電壓，或將所述第二電源的電勢設置成低於所述接地電壓。
17. —種DRAM控制器，包括將位線對的電勢設置成與電源電勢和接地電勢之一相同的電勢，所述DRAM單元連接至所述位線對之一；將被選擇的電壓提供至與所述DRAM單元連接的字線；以及 將在所述位線對中產生的電勢差放大至大於在所述電源電壓和所述接地電壓之間的差分電勢。
全文摘要
根據本發明的一種半導體器件，讀出放大器的預充電平和讀出放大電平間的差分電勢被設置成電源電勢(VCC-GND)，從而改善保持特徵的抗衰退性。而且，通過這種改善，可以實現低功耗。另外，預充電平被設置成電源GND或VCC，從而實現預充電平的穩定供應。此外，由於不再需要用於預充的電源電路，晶片的尺寸能夠被減小。
文檔編號G11C11/409GK101393771SQ200810161708
公開日2009年3月25日 申請日期2008年9月22日 優先權日2007年9月21日
發明者高橋弘行 申請人:恩益禧電子股份有限公司