信號處理電路與方法以及存儲裝置系統的製作方法
2023-12-03 07:36:41 2
專利名稱：信號處理電路與方法以及存儲裝置系統的製作方法
技術領域：
本發明涉及一種適用於來源同步(source synchronization)的信號處理電路與方法，特別涉及一種適用於雙倍數據速率(Double data rate，DDR)同步動態隨機存取存儲裝置(synchronous dynamic random access memory，SDRAM)的信號處理電路與方法。
背景技術：
某些類型的存儲裝置會產生時脈選通(strobe)信號，時脈選通信號的邊緣會根據讀取數據的改變而對齊(aligned)。DDR SDRAM於每個時脈選通信號的上升緣(rising edge)與下降緣(falling edge)傳送數據，因此每一個時脈周期(clock cycle)可以傳送兩字符的數據。
讀取數據同步電路通常是用來調整數據至存儲裝置之間的傳輸，例如DDRSDRAM，讀取數據同步電路提供存儲裝置一個本地時脈信號，使得存儲裝置的讀寫操作得以同步。由有讀取數據的存儲裝置所產生的時脈選通信號具有預先定義的相位(phase)限制，預先定義的相位限制是關於由讀取數據同步電路所提供的本地時脈信號。讀取數據同步電路是通過時脈選通信號來決定何時讀取數據為有效以及何時讀取數據可以被鎖定(latched)。讀取數據被鎖定的時間即為時脈選通信號最佳同步的時機，以便於有效數據窗期間鎖定讀取數據。
在一般的操作中，存儲單元控制器可通過發布讀取指令給DDR SDRAM來初始讀取操作。DDR SDRAM首先會根據讀取指令中所記錄的內存地址，開始擷取儲存於DDR SDRAM中預先決定的數據。當準備好傳送從DDR SDRAM中所擷取的數據時，DDR SDRAM首先會產生數據控制信號(DQS)前導(preamble)，接著傳送從DDR SDRAM中所擷取與數據控制信號的上升緣以及下降緣邊緣對齊(edge-aligned)的數據，最後產生數據控制信號後同步指令(postamble)。然而，當噪聲進入數據控制信號DQS時，此序列會產生問題。存儲單元控制器會錯誤地接收具有噪聲的數據控制信號DQS，並且把具有噪聲的數據控制信號DQS當作真正的數據控制信號DQS。因此造成存儲單元控制器過早起作用而取得錯誤(spurious)的數據。換句話說，即存儲單元控制器無法取得正確的數據。如果數據控制信號DQS受到由系統處理控制段(system PCB)、其它信號或是DDR存儲裝置幹擾所產生的噪聲影響時，某些狀態機會進入錯誤狀態，且系統會因為存儲裝置不正常的存取而引起系統癱瘓。
當下一代的DDR存儲裝置的系統時脈速率越來越快時，這樣的問題會越來越嚴重。協調兩個設置於不同晶片上的電子電路為固有的難題，例如DDRSDRAM與存儲裝置控制器之間的協調，由於缺乏使用在高速電信裝置中常見的混合信號時脈轉送(forwarding)/恢復(recovery)技術，類似這樣晶片間的互動(transaction)的問題，並不具有令人完全滿意解決方法。具有DDR SDRAM的系統，需要替代的解決方法來改善抵抗噪聲的能力。
Jacobs於美國專利第6785189號中提出在DDR SDRAM系統中，改善噪聲抵抗能力的方法與裝置。如圖1所示，顯示Jacobs所揭示的裝置示意圖。
Jacobs揭示一種數據控制信號DQS限定電路，用以篩選(frame)DDR SDRAM所發送的數據控制信號DQS。DQSQ產生器12包括兩個接腳以及一個冗餘負載(dummy load)，冗餘負載相當於DDR SDRAM的負載。DQSQ產生器12從其中一個接腳傳送數據控制信號DQS限定信號DQSQ，並且於相同於數據控制信號DQS的一段時間後，接收來自現行控制電路14的延遲數據控制信號DQS限定信號。因此，Jacobs所提出的存儲裝置控制器使用延遲數據控制信號DQS的限定信號以適應來自DDR SDRAM 16的數據控制信號DQS。
發明內容
本發明提供一種信號處理電路，適用於由存儲裝置所輸出的數據選通信號，包括第一正反器，用以於數據選通信號的上升緣取樣參考信號，並且輸出第一取樣信號；第二正反器，用以於數據選通信號的下降緣取樣第一取樣信號，並且輸出第二取樣信號；或邏輯門，耦接至第一取樣信號、第二取樣信號以及參考信號，並且產生邏輯信號；以及時脈門控電路，根據數據選通信號以及邏輯信號產生修正數據選通信號。
所述時脈門控電路包括一閂鎖電路，耦接至所述邏輯信號，並根據所述邏輯信號以及數據選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數據選通信號，並輸出所述修正數據選通信號。
所述閂鎖電路於所述數據選通信號為低邏輯位準時，輸出具有邏輯位準相當於所述邏輯信號的所述閂鎖信號。
所述參考信號根據一列地址選通信號所產生。
本發明還提供一種存儲裝置系統包括存儲裝置，根據存儲裝置存取要求輸出與數據選通信號同步的數據；信號處理電路，包括第一正反器，用以於數據選通信號的上升緣取樣參考信號，並且輸出第一取樣信號；第二正反器，用以於數據選通信號的下降緣取樣第一取樣信號，並且輸出第二取樣信號；或邏輯門，耦接至第一取樣信號、第二取樣信號以及參考信號，並且產生邏輯信號；時脈門控電路，用以根據數據選通信號以及邏輯信號產生修正數據選通信號；以及存儲裝置控制器，用以提供存儲裝置存取要求，並且使用修正數據選通信號來取樣數據。
所述時脈門控電路包括
一閂鎖電路，耦接至所述邏輯信號，並根據所述邏輯信號以及數據選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數據選通信號，並且輸出所述修正數據選通信號。
所述閂鎖電路於所述數據選通信號為低邏輯位準時，輸出具有邏輯位準相當於所述邏輯信號的所述閂鎖信號。
所述信號處理電路設置於所述存儲裝置控制器內。
所述信號處理電路設置於所述存儲裝置控制器外。
本發明還提供一種信號處理方法，適用於存儲裝置，存儲裝置根據存儲裝置存取要求輸出數據以及與數據同步的數據選通信號，包括於數據選通信號的上升緣取樣參考信號，並且輸出第一取樣信號；於數據選通信號的下降緣取樣第一取樣信號，並且輸出第二取樣信號；對第一取樣信號、第二取樣信號以及參考信號執行或邏輯運算，並且產生邏輯信號；以及根據數據選通信號的邏輯位準以及邏輯信號產生修正數據選通信號。
還包括鎖定所述邏輯信號；根據所述數據選通信號的邏輯位準輸出一閂鎖信號；以及對所述閂鎖信號以及所述數據選通信號執行一與邏輯運算，並輸出所述修正數據選通信號。
當所述數據選通信號為低邏輯位準時，所述閂鎖信號具有相當於所述邏輯信號的邏輯位準。本發明的有益效果在於本發明提出的信號處理電路不需要額外的接腳即可移除存在於數據選通信號DQS中的噪聲，適用於大部分有接腳限制的特殊應用集成電路(Application Specific Integrated Circuit，ASIC)；根據本發明提出的信號處理電路，可降低硬體花費以及空間；
根據本發明的電路可應用於其它類型的來源同步總線，例如1394總線、通用序列總線(Universal Serial Bus，USB)、先進附加技術(AdvancedTechnology Attachment，ATA)或是加速圖形連接埠(Accelerated GraphicsPort，AGP)等接口。
圖1為Jacobs所揭示的裝置示意圖；圖2為本發明存儲裝置系統的示意圖；圖3為本發明信號處理電路；圖4為信號處理電路的時序圖。
具體實施例方式
以下參照附圖和較佳實施例，對本發明作詳細說明。
實施例圖2為本發明存儲裝置系統20的示意圖，包括存儲裝置控制器22以及DDR存儲裝置24。存儲裝置控制器22通過多路(multiple)控制信號發布讀取或是寫入指令至DDR存儲裝置24。在接收到讀取指令後，DDR存儲裝置24會分別從DQ埠26以及DQS埠28驅動多路數據DQ以及數據選通DQS至存儲裝置控制器22。存儲裝置控制器22使用數據控制信號DQS取樣DQ信號以取得讀取存儲裝置的數據。一般來說，一個數據控制信號DQS會取樣4或8個DQ信號。
圖3為本發明實施例所述的信號處理電路，用來處理DDR存儲裝置24所輸出的數據選通信號DQS。圖4為本發明實施例所述的信號處理電路的時序圖。假設數據選通信號DQS中參有噪聲。在讀取周期期間，DDR存儲裝置24會驅動數據信號DQ以及數據選通信號DQS至存儲裝置控制器22。在圖4中，於數據選通信號DQS前導或/以及後同步指令的過程中可能會引起噪聲45。
第一正反器32於數據選通信號DQS的上升緣取樣參考信號S0，並輸出第一取樣信號S1。具體的來說，第一取樣信號S1於參考信號S0為高邏輯位準時(logic level)，通過數據選通信號DQS的上升緣設定(assert)，且於參考信號S0為低邏輯位準時，通過數據選通信號DQS的上升緣解除設定(deassert)。根據本發明實施例，參考信號S0由存儲裝置控制器22根據列地址控制器(column address strobe，CAS)的延遲所提供。
第二正反器34於數據選通信號DQS的下降緣，取樣第一取樣信號S1，並且輸出第二取樣信號S2。具體的來說，第二取樣信號S2於第一取樣信號S1為高邏輯位準時(logic level)，通過數據選通信號DQS的下降緣設定，且於第一取樣信號S1為低邏輯位準時，通過數據選通信號DQS的下降緣解除設定。或邏輯門36耦接於第一取樣信號S1、第二取樣信號S2以及參考信號S0，用來對第一取樣信號S1、第二取樣信號S2以及參考信號S0執行或邏輯運算，以產生邏輯信號S3。時脈門控電路(clock gating circuit)38根據數據選通信號DQS以及邏輯信號S3，產生修正數據選通信號MDQS。根據本發明實施例，時脈門控電路38為一集成時脈門控(integrated clock gating，ICG)單元。
時脈門控電路38包括閂鎖電路(latch circuit)42以及與邏輯門44。閂鎖電路42耦接至邏輯信號S3，並且當數據選通信號DQS於預定的邏輯位準時，輸出具有邏輯位準為邏輯信號S3的閂鎖信號S4。具體的來說，邏輯信號S3首先通過閂鎖電路42，且當數據選通信號DQS為低邏輯位準時，輸出為閂鎖信號S4。
與邏輯門44耦接至閂鎖信號S4以及數據選通信號DQS，並且通過對閂鎖信號S4以及數據選通信號DQS執行與邏輯運算而輸出修正後的數據選通信號MDQS。因而產生修正後的數據選通信號MDQS。圖4為噪聲45於數據選通信號DQS前導或/以及後同步指令期間被移除。
因此，本發明提出的信號處理電路不需要額外的接腳即可移除存在於數據選通信號DQS中的噪聲，適用於大部分有接腳限制的特殊應用集成電路(Application Specific Integrated Circuit，ASIC)；可降低硬體花費以及空間；另外，本發明所揭示的電路可應用於其它類型的來源同步總線，例如1394總線、通用序列總線(Universal Serial Bus，USB)、先進附加技術(Advanced Technology Attachment，ATA)或是加速圖形連接埠(Accelerated Graphics Port，AGP)等接口。
上述實施例僅用於說明本發明，而非用於限定本發明。
權利要求
1.一種信號處理電路，適用於由一存儲裝置所輸出的一數據選通信號，其特徵在於，包括一第一正反器，用以於所述數據選通信號的上升緣取樣一參考信號，並且輸出一第一取樣信號；一第二正反器，用以於所述數據選通信號的下降緣取樣所述第一取樣信號，並且輸出一第二取樣信號；一或邏輯門，耦接至所述第一取樣信號、第二取樣信號以及參考信號，並且產生一邏輯信號；以及一時脈門控電路，根據所述數據選通信號以及邏輯信號產生一修正數據選通信號。
2.如權利要求1所述的信號處理電路，其特徵在於，所述時脈門控電路包括一閂鎖電路，耦接至所述邏輯信號，並根據所述邏輯信號以及數據選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數據選通信號，並輸出所述修正數據選通信號。
3.如權利要求2所述的信號處理電路，其特徵在於，所述閂鎖電路於所述數據選通信號為低邏輯位準時，輸出具有邏輯位準相當於所述邏輯信號的所述閂鎖信號。
4.如權利要求1所述的信號處理電路，其特徵在於，所述參考信號根據一列地址選通信號所產生。
5.一種存儲裝置系統，其特徵在於，包括一存儲裝置，根據一存儲裝置存取要求輸出一數據，且所述數據與一數據選通信號同步；一信號處理電路，包括一第一正反器，用以於所述數據選通信號的上升緣取樣一參考信號，並且輸出一第一取樣信號；一第二正反器，用以於所述數據選通信號的下降緣取樣所述第一取樣信號，並且輸出一第二取樣信號；一或邏輯門，耦接至所述第一取樣信號、第二取樣信號以及參考信號，並且產生一邏輯信號；一時脈門控電路，用以根據所述數據選通信號以及邏輯信號產生一修正數據選通信號；以及一存儲裝置控制器，用以提供所述存儲裝置存取要求，並且使用所述修正數據選通信號來取樣所述數據。
6.如權利要求5所述的存儲裝置系統，其特徵在於，所述時脈門控電路包括一閂鎖電路，耦接至所述邏輯信號，並根據所述邏輯信號以及數據選通信號輸出一閂鎖信號；以及一與邏輯門，耦接至所述閂鎖信號以及數據選通信號，並且輸出所述修正數據選通信號。
7.如權利要求6所述的存儲裝置系統，其特徵在於，所述閂鎖電路於所述數據選通信號為低邏輯位準時，輸出具有邏輯位準相當於所述邏輯信號的所述閂鎖信號。
8.如權利要求5所述的存儲裝置系統，其特徵在於，所述信號處理電路設置於所述存儲裝置控制器內。
9.如權利要求5所述的存儲裝置系統，其特徵在於，所述信號處理電路設置於所述存儲裝置控制器外。
10.一種信號處理方法，適用於一存儲裝置，其特徵在於，所述存儲裝置根據一存儲裝置存取要求輸出一數據以及與所述數據同步的一數據選通信號，包括於所述數據選通信號的上升緣取樣一參考信號，並且輸出一第一取樣信號；於所述數據選通信號的下降緣取樣所述第一取樣信號，並且輸出一第二取樣信號；對所述第一取樣信號、第二取樣信號以及參考信號執行一或邏輯運算，並且產生一邏輯信號；以及根據所述數據選通信號的邏輯位準以及邏輯信號產生一修正數據選通信號。
11.如權利要求10所述的信號處理方法，其特徵在於，還包括鎖定所述邏輯信號；根據所述數據選通信號的邏輯位準輸出一閂鎖信號；以及對所述閂鎖信號以及所述數據選通信號執行一與邏輯運算，並輸出所述修正數據選通信號。
12.如權利要求11所述的信號處理方法，其特徵在於，當所述數據選通信號為低邏輯位準時，所述閂鎖信號具有相當於所述邏輯信號的邏輯位準。
全文摘要
本發明提供一種信號處理電路與方法以及存儲裝置系統。適用於由一存儲裝置所輸出的一數據選通信號，包括一第一正反器，用以於所述數據選通信號的上升緣取樣一參考信號，並且輸出一第一取樣信號；一第二正反器，用以於所述數據選通信號的下降緣取樣所述第一取樣信號，並且輸出一第二取樣信號；一或邏輯門，耦接至所述第一取樣信號、第二取樣信號以及參考信號，並且產生一邏輯信號；以及一時脈門控電路，根據所述數據選通信號以及邏輯信號產生一修正數據選通信號。通過本發明可移除存在於數據選通信號DQS中的噪聲，適用於大部分有接腳限制的特殊應用集成電路；可降低硬體花費以及空間；可應用於其它類型的來源同步總線接口。
文檔編號G11C7/00GK1858856SQ20051013546
公開日2006年11月8日 申請日期2005年12月27日 優先權日2005年5月2日
發明者黃祥毅 申請人:聯發科技股份有限公司