高速分頻器的製造方法
2023-11-11 18:14:27
高速分頻器的製造方法
【專利摘要】本發明公開了一種高速分頻器。該高速分頻器包括：信號輸入端，用於接收單相時鐘信號；第一觸發器，與信號輸入端相連接，用於根據第一延時信號和單相時鐘信號得到第一輸出信號；第二觸發器，與第一觸發器相連接，用於根據第一延時信號和第一輸出信號得到第二輸出信號；第三觸發器，與信號輸入端相連接，用於根據第二延時信號和單相時鐘信號得到中間時鐘信號；第四觸發器，與第三觸發器相連接，用於根據中間時鐘信號和第一延時信號得到第三輸出信號；以及第五觸發器，與第四觸發器相連接，用於根據第三輸出信號和第一延時信號得到第四輸出信號。通過本發明，達到了增加觸發器建立時間和保持時間長度的效果。
【專利說明】高速分頻器
【技術領域】
[0001]本發明涉及分頻器領域，具體而言，涉及一種高速分頻器。
【背景技術】
[0002]在高速時鐘數據恢復電路(CDR)中，如圖1所示，採樣器採樣高速數據，然後輸出採樣輸出信號至時序處理環路，時序處理環路將超前滯後信號發送至插值器。為了減小採樣器的設計難度，通常採用分頻器將插值器的輸出時鐘信號(即高速同頻時鐘)進行分頻，常見的是二分頻，如果採用四相半頻時鐘採樣輸入的高頻數據，那麼數據採樣就可以在一個半頻時鐘的周期內完成。
[0003]這樣，分頻器的作用至關重要。由於現有的分頻器中觸發器的建立時間和保持時間較短，容易導致輸出信號出錯，從而無法得到相應的分頻信號。
[0004]針對現有技術中觸發器的建立時間和保持時間較短的問題，目前尚未提出有效的解決方案。
【發明內容】
[0005]本發明的主要目的在於提供一種高速分頻器，以解決觸發器的建立時間和保持時間較短的問題。
[0006]為了實現上述目的，根據本發明的一個方面，提供了 一種高速分頻器。根據本發明的高速分頻器包括:信號輸入端，用於接收單相時鐘信號，所述單相時鐘信號為對向所述高速分頻器輸入的全頻時鐘信號進行分頻得到的時鐘信號；第一觸發器，與所述信號輸入端相連接，用於根據第一延時信號和所述單相時鐘信號得到第一輸出信號，其中，所述第一延時信號為對所述全頻時鐘信號進行延時得到的信號；第二觸發器，與所述第一觸發器相連接，用於根據所述第一延時信號和所述第一輸出信號得到第二輸出信號；第三觸發器，與所述信號輸入端相連接，用於根據第二延時信號和所述單相時鐘信號得到中間時鐘信號，其中，所述第二延時信號為對所述第一延時信號進行延時得到的信號；第四觸發器，與所述第三觸發器相連接，用於根據所述中間時鐘信號和所述第一延時信號得到第三輸出信號；以及第五觸發器，與所述第四觸發器相連接，用於根據所述第三輸出信號和所述第一延時信號得到第四輸出信號。
[0007]進一步地，所述高速分頻器還包括:第一延時器，與所述第一觸發器、所述第二觸發器、所述第四觸發器和所述第五觸發器分別相連接，用於對所述全頻時鐘信號進行延時得到所述第一延時信號，並輸出所述第一延時信號；以及第二延時器，與所述第一延時器和所述第三觸發器分別相連接，用於對所述第一延時信號進行延時得到第二延時信號，並輸出所述第二延時信號。
[0008]進一步地，所述第二延時信號比所述第一延時信號延時時間為t，其中，0〈t〈0.5T，所述T為所述全頻時鐘信號的周期。
[0009]進一步地,所述t = 0.25To[0010]進一步地，第一延時器包括第一一延時器和第一二延時器，所述第一延時信號包括第一一延時信號和第一二延時信號，所述高速分頻器還包括:信號轉換器，用於將接收的全頻時鐘信號轉換為第一差分信號和第二差分信號，其中，所述第一一延時器和所述第一二延時器分別與所述信號轉換器相連接，所述第一一延時器用於對所述第一差分信號進行延時，得到所述第一一延時信號，所述第一二延時器用於對所述第二差分信號進行延時，得到所述第一二延時信號。
[0011]進一步地，所述第一觸發器、所述第二觸發器、所述第三觸發器、所述第四觸發器和所述第五觸發器均為D觸發器。
[0012]進一步地，所述第一觸發器的輸入端D與所述信號輸入端相連接，所述第一觸發器的輸入端D用於接收所述單相時鐘信號，所述第一觸發器的時鐘輸入端與所述第一一延時器的輸出端相連接，所述第一觸發器的時鐘輸入端用於接收所述第一一延時信號，所述第一觸發器的輸出端Q與所述第二觸發器的輸入端D相連接，所述第一觸發器的輸出端Q用於向所述第二觸發器的輸入端D輸出所述第一輸出信號；所述第二觸發器的時鐘輸入端與所述第一一延時器的輸出端相連接，所述第二觸發器的時鐘輸入端用於接收所述第一一延時信號，所述第二觸發器的輸出端Q輸出所述第二輸出信號；所述第三觸發器的輸入端D與所述信號輸入端相連接，所述第三觸發器的輸入端D用於接收所述單相時鐘信號，所述第三觸發器的時鐘輸入端與所述第二延時器的輸出端相連接，所述第三觸發器的時鐘輸入端用於接收所述第二延時信號，所述第三觸發器的輸出端Q與所述第四觸發器的輸入端D相連接，所述第三觸發器的輸出端Q用於向所述第四觸發器的輸入端D輸出所述中間時鐘信號；所述第四觸發器的時鐘輸入端與所述第一二延時器的輸出端相連接，所述第四觸發器的時鐘輸入端用於接收所述第一二延時信號，所述第四觸發器的輸出端Q輸出所述第三輸出信號；以及所述第五觸發器的輸入端D與所述第四觸發器的輸出端Q相連接，所述第五觸發器的輸入端D用於接收所述第三輸出信號，所述第五觸發器的時鐘輸入端與所述第一二延時器的輸出端相連接，所述第五觸發器的時鐘輸入端用於接收所述第一二延時信號，所述第五觸發器的輸出端Q輸出所述第四輸出信號。
[0013]進一步地，所述高速分頻器還包括:第三延時器，連接在所述信號輸入端與所述第一觸發器的輸入端D之間，用於對所述單相時鐘信號進行延時；和/或第四延時器，連接在所述第一觸發器的輸出端Q和所述第二觸發器的輸入端D之間,用於對所述第一輸出信號進行延時；和/或第五延時器，連接在所述信號輸入端與所述第三觸發器的輸入端D之間，用於對所述單相時鐘信號進行延時；和/或第六延時器，連接在所述第三觸發器的輸出端Q和所述第四觸發器的輸入端D之間，用於對所述中間時鐘信號進行延時；和/或第七延時器，連接在所述第四觸發器的輸出端Q和所述第五觸發器的輸入端D之間，用於對第三輸出信號進行延時。
[0014]進一步地，所述高速分頻器還包括:第六觸發器，所述第六觸發器的輸出端Q與所述第一觸發器的輸入端D和所述第三觸發器的輸入端D相連接，所述第六觸發器的時鐘輸入端與所述第一一延時器相連接；反相器，連接在所述第六觸發器的輸入端D和所述第六觸發器的輸出端Q之間。
[0015]根據本發明實施例，增加第三觸發器，用於根據第二延時信號和單相時鐘信號得到中間時鐘信號，其中，第二延時信號為對第一延時信號進行延時得到的信號，通過採用第二延時信號，使得採用的時鐘信號的時間間隔增大，解決了觸發器的建立時間和保持時間較短的問題，達到了增加觸發器建立時間和保持時間長度的效果。
【專利附圖】
【附圖說明】
[0016]構成本申請的一部分的附圖用來提供對本發明的進一步理解，本發明的示意性實施例及其說明用於解釋本發明，並不構成對本發明的不當限定。在附圖中:
[0017]圖1是根據現有技術的高速時鐘數據恢復電路圖；
[0018]圖2是根據本發明實施例的高速分頻器的示意圖；
[0019]圖3是根據本發明實施例第一延時器和第二延時器的接線示意圖；
[0020]圖4是根據本發明實施例的信號轉化器的接線示意圖；
[0021]圖5是根據本發明實施例優選的高速分頻器的示意圖；以及
[0022]圖6是根據本發明實施例高速分頻器的信號時序圖。
【具體實施方式】
[0023]需要說明的是，在不衝突的情況下，本申請中的實施例及實施例中的特徵可以相互組合。下面將參考附圖並結合實施例來詳細說明本發明。
[0024]為了使本【技術領域】的人員更好地理解本發明方案，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分的實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都應當屬於本發明保護的範圍。
[0025]需要說明的是，本發明的說明書和權利要求書及上述附圖中的術語「第一」、「第二」等是用於區別類似的對象，而不必用於描述特定的順序或先後次序。應該理解這樣使用的數據在適當情況下可以互換，以便這裡描述的本發明的實施例。此外，術語「包括」和「具有」以及他們的任何變形，意圖在於覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統、產品或設備不必限於清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或對於這些過程、方法、產品或設備固有的其它步驟或單元。
[0026]本發明實施例提供了 一種高速分頻器。
[0027]圖2是根據本發明實施例的高速分頻器的示意圖。如圖所示，該高速分頻器包括:信號輸入端、第一觸發器DFFl、第二觸發器DFF2、第三觸發器DFF3、第四觸發器DFF4和第五觸發器DFF5。信號輸入端用於接收單相時鐘信號ckdiv2，單相時鐘信號ckdiv2為對向該高速分頻器輸入的全頻時鐘信號進行分頻得到的時鐘信號。第一觸發器DFFl與信號輸入端相連接，用於根據第一延時信號和單相時鐘信號ckdiv2得到第一輸出信號Ckoutl,其中，第一延時信號為對全頻時鐘信號進行延時得到的信號。第一延時信號可以包括第一一延時信號ckrl和第一二延時信號ckf I。其中，單相時鐘信號ckdiv2輸入至第一觸發器DFFl的數據輸入端，第一延時信號作為觸發信號輸出至第一觸發器DFFl的時鐘輸入端。
[0028]第二觸發器DFF2與第一觸發器DFFl相連接，用於根據第一延時信號和第一輸出信號Ckoutl得到第二輸出信號Ckout2。第一延時信號作為觸發信號輸出至第一觸發器DFF2的時鐘輸入端。第一輸出信號Ckoutl輸入至第一觸發器DFF2的數據輸入端。[0029]第三觸發器DFF3與信號輸入端相連接，用於根據第二延時信號ckf2和單相時鐘信號ckdiv2得到中間時鐘信號Ckgold，其中，第二延時信號ckf2為對第一延時信號進行延時得到的信號。第二延時信號ckf2作為觸發信號輸出至第一觸發器DFF3的時鐘輸入端，單相時鐘信號ckdiv2輸入至第一觸發器DFF3的數據輸入端。
[0030]第四觸發器DFF4與第三觸發器DFF3相連接，用於根據中間時鐘信號Ckgold和第一延時信號得到第三輸出信號Ckout3。第一延時信號作為觸發信號輸出至第一觸發器DFF4的時鐘輸入端，中間時鐘信號Ckgold輸入至第一觸發器DFF4的數據輸入端。
[0031]第五觸發器DFF5與第四觸發器DFF4相連接，用於根據第三輸出信號Ckout3和第一延時信號得到第四輸出信號Ckout4。第一延時信號作為觸發信號輸出至第一觸發器DFF5的時鐘輸入端，第三輸出信號Ckout3輸入至第一觸發器DFF5的數據輸入端。
[0032]根據本發明實施例，增加第三觸發器，用於根據第二延時信號和單相時鐘信號得到中間時鐘信號，其中，第二延時信號為對第一延時信號進行延時得到的信號，通過採用第二延時信號，使得採用的時鐘信號的時間間隔增大，解決了觸發器的建立時間和保持時間較短的問題，達到了增加觸發器建立時間和保持時間長度的效果。
[0033]優選地， 第一觸發器、第二觸發器、第三觸發器、第四觸發器、第五觸發器均為D觸發器，
[0034]如圖3所示，高速分頻器還包括第一延時器和第二延時器。其中，第一延時器包括第延時器delay 11和第一二延時器delay 12,第二延時器包括第二一延時器delay21和第二二延時器delay22。
[0035]第一延時器與第一觸發器DFF1、第二觸發器DFF2、第四觸發器DFF3和第五觸發器DFF4分別相連接(連接關係圖中未示出)，用於對全頻時鐘信號進行延時得到第一延時信號(ckrl和/或ckfl),並輸出第一延時信號。第二延時器與第一延時器和第三觸發器DFF3分別相連接(連接關係圖中未示出)，用於對第一延時信號進行延時得到第二延時信號，並輸出第二延時信號(ckr2和/或ckf2)。
[0036]第延時器delayll和第一二延時器delayl2延時的時長相同，第二一延時器delay21和第二二延時器delay22同理。第一延時信號包括第延時信號ckrl和第一二延時信號Ckfl。
[0037]具體地,第一延時信號可以包括第延時信號ckrl和第一二延時信號ckf I,第一一延時信號ckrl是第一延時器對第一差分信號ckrO進行延時得到的信號，第一二延時信號ckf!是第一延時器對第二差分信號ckfO進行延時得到的信號。其中，第一差分信號ckrO和第二差分信號ckfO可以是對輸入的全頻時鐘信號進行差分得到的差分信號。
[0038]如圖4所示，高速分頻器還包括信號轉換器S2diff，用於將接收的全頻時鐘信號ckin轉換為第一差分信號ckrO和第二差分信號ckfO。其中，第一一延時器和第一二延時器分別與信號轉換器S2diff相連接(圖中未不出)，第延時器用於對第一差分信號ckrO進行延時，得到第延時信號ckrl,第一二延時器用於對第二差分信號ckfO進行延時，得到第一二延時信號ckf!。第一差分信號ckrO和第二差分信號ckfO均為差分時鐘信號。
[0039]如圖5所不,第一觸發器DFFl的輸入端D與信號輸入端相連接,第一觸發器DFFl的輸入端D用於接收單相時鐘信號ckdiv2，第一觸發器DFFl的時鐘輸入端C/k與第一一延時器delay的輸出端相連接，第一觸發器DFFl的時鐘輸入端用於接收第一一延時信號，第一觸發器DFFl的輸出端Q與第二觸發器DFF2的輸入端D相連接，第一觸發器DFFl的輸出端Q用於向第二觸發器DFF2的輸入端D輸出第一輸出信號。
[0040]第二觸發器DFF2的時鐘輸入端C/k與第延時器的輸出端相連接，第二觸發器DFF的時鐘輸入端C/k用於接收第一一延時信號ckrl，第二觸發器DFF2的輸出端Q輸出第二輸出信號Ckout2。
[0041]第三觸發器DFF3的輸入端D與信號輸入端相連接，第三觸發器DFF3的輸入端D用於接收單相時鐘信號ckdiv2，第三觸發器DFF3的時鐘輸入端與第二延時器DFF2的輸出端相連接，第三觸發器DFF3的時鐘輸入端用於接收第二延時信號(ckf2)，第三觸發器DFF3的輸出端Q與第四觸發器DFF4的輸入端D相連接，第三觸發器DFF3的輸出端Q用於向第四觸發器DFF4的輸入端D輸出中間時鐘信號Ckgold。
[0042]第四觸發器DFF4的時鐘輸入端與第一二延時器的輸出端相連接，第四觸發器DFF4的時鐘輸入端用於接收第一二延時信號ckfl，第四觸發器DFF4的輸出端Q輸出第三輸出信號Ckout3。
[0043]第五觸發器DFF5的輸入端D與第四觸發器DFF4的輸出端Q相連接，第五觸發器DFF5的輸入端D用於接收第三輸出信號Ckout3,第五觸發器DFF5的時鐘輸入端與第一二延時器的輸出端相連接，第五觸發器DFF5的時鐘輸入端用於接收第一二延時信號ckfl,第五觸發器的輸出端Q輸出第四輸出信號Ckout4。
[0044]如圖5所示,該高速分頻器還包括第三延時器delay3和/或第四延時器delay4和/或第五延時器delay5和/或第六延時器delay6和/或第七延時器delay7。
[0045]第三延時器delay3 連接在信號輸入端與第一觸發器的輸入端D之間,用於對單相時鐘信號進行延時。第四延時器delay4連接在第一觸發器的輸出端Q和第二觸發器的輸入端D之間,用於對第一輸出信號進行延時。第五延時器delay5連接在信號輸入端與第三觸發器的輸入端D之間,用於對單相時鐘信號進行延時。第六延時器delay6連接在第三觸發器的輸出端Q和第四觸發器的輸入端D之間，用於對中間時鐘信號進行延時。第七延時器delay7連接在第四觸發器的輸出端Q和第五觸發器的輸入端D之間，用於對第三輸出信號進行延時。
[0046]需要說明的是本發明實施例的第三延時器delay3、第四延時器delay4、第五延時器delay5、第六延時器delay6和第七延時器delay7的延時時間可以根據實際需要進行設定。其中，第五延時器delay5的延時時間可以為0，這樣，使得最終輸出的信號精度更高。
[0047]如圖5所示，高速分頻器還包括第六觸發器DFF6和反相器INV。
[0048]第六觸發器DFF6的輸出端Q與第一觸發器DFFl的輸入端D和第三觸發器DFF3的輸入端D相連接,第六觸發器DFF6的時鐘輸入端與第延時器相連接。反相器INV連接在第六觸發器的輸入端D和第六觸發器的輸出端Q之間。
[0049]優選地，第二延時信號比第一延時信號延時時間為t，其中，0〈t〈0.5T，T為全頻時鐘信號的周期。進一步優選地，t = 0.25T。
[0050]當t = 0.25T時，本發明實施例的時序如圖6所示。本發明實施例中，分頻後的信號ckdiv2依次標示為d0、dl、d2、d3、……，把第二二延時信號ckf2比第一二信號ckfl的延時設計為1/4T，那麼引入了第二二時鐘信號ckf2以後，採樣的時鐘信號的時間間隔最小值為3/4T。那麼在該電路結構中，D觸發器的建立時間和保持時間的總和要可以達到3/4T，比現有的缺少第二二延時信號ckf2的結構中建立時間和保持時間的總和增加了 1/4T。通過該結構的分頻器，我們獲得了一組4個相位均勻相差90度的時鐘信號。這一組輸出的時鐘信號為:CkoutI, Ckout2, Ckout3, Ckout4。
[0051]以上僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種高速分頻器，其特徵在於，包括: 信號輸入端，用於接收單相時鐘信號，所述單相時鐘信號為對向所述高速分頻器輸入的全頻時鐘信號進行分頻得到的時鐘信號； 第一觸發器，與所述信號輸入端相連接，用於根據第一延時信號和所述單相時鐘信號得到第一輸出信號，其中，所述第一延時信號為對所述全頻時鐘信號進行延時得到的信號; 第二觸發器，與所述第一觸發器相連接，用於根據所述第一延時信號和所述第一輸出信號得到第二輸出信號； 第三觸發器，與所述信號輸入端相連接，用於根據第二延時信號和所述單相時鐘信號得到中間時鐘信號，其中，所述第二延時信號為對所述第一延時信號進行延時得到的信號; 第四觸發器，與所述第三觸發器相連接，用於根據所述中間時鐘信號和所述第一延時信號得到第三輸出信號；以及 第五觸發器，與所述第四觸發器相連接，用於根據所述第三輸出信號和所述第一延時信號得到第四輸出信號。
2.根據權利要求1所述的高速分頻器，其特徵在於，所述高速分頻器還包括: 第一延時器，與所述第一觸發器、所述第二觸發器、所述第四觸發器和所述第五觸發器分別相連接，用於對所述全頻時鐘信號進行延時得到所述第一延時信號，並輸出所述第一延時信號；以及 第二延時器，與所述第一延時器和所述第三觸發器分別相連接，用於對所述第一延時信號進行延時得到第二延時信號，並輸出所述第二延時信號。
3.根據權利要求2所述的高速分頻器，其特徵在於，所述第二延時信號比所述第一延時信號延時時間為t，其中，0〈t〈0.5T，所述T為所述全頻時鐘信號的周期。
4.根據權利要求3所述的高速分頻器，其特徵在於，所述t= 0.25T。
5.根據權利要求2所述的高速分頻器，其特徵在於，第一延時器包括第一一延時器和第一二延時器，所述第一延時信號包括第延時信號和第一二延時信號，所述高速分頻器還包括: 信號轉換器，用於將接收的全頻時鐘信號轉換為第一差分信號和第二差分信號， 其中，所述第一一延時器和所述第一二延時器分別與所述信號轉換器相連接，所述第 延時器用於對所述第一差分信號進行延時，得到所述第延時信號，所述第一二延時器用於對所述第二差分信號進行延時，得到所述第一二延時信號。
6.根據權利要求1至5任意一項所述的高速分頻器，其特徵在於，所述第一觸發器、所述第二觸發器、所述第三觸發器、所述第四觸發器和所述第五觸發器均為D觸發器。
7.根據權利要求6所述的高速分頻器，其特徵在於， 所述第一觸發器的輸入端D與所述信號輸入端相連接，所述第一觸發器的輸入端D用於接收所述單相時鐘信號，所述第一觸發器的時鐘輸入端與所述第一一延時器的輸出端相連接，所述第一觸發器的時鐘輸入端用於接收所述第一一延時信號，所述第一觸發器的輸出端Q與所述第二觸發器的輸入端D相連接，所述第一觸發器的輸出端Q用於向所述第二觸發器的輸入端D輸出所述第一輸出信號；所述第二觸發器的時鐘輸入端與所述第一一延時器的輸出端相連接，所述第二觸發器的時鐘輸入端用於接收所述第一一延時信號，所述第二觸發器的輸出端Q輸出所述第二輸出信號； 所述第三觸發器的輸入端D與所述信號輸入端相連接，所述第三觸發器的輸入端D用於接收所述單相時鐘信號，所述第三觸發器的時鐘輸入端與所述第二延時器的輸出端相連接，所述第三觸發器的時鐘輸入端用於接收所述第二延時信號，所述第三觸發器的輸出端Q與所述第四觸發器的輸入端D相連接，所述第三觸發器的輸出端Q用於向所述第四觸發器的輸入端D輸出所述中間時鐘信號； 所述第四觸發器的時鐘輸入端與所述第一二延時器的輸出端相連接，所述第四觸發器的時鐘輸入端用於接收所述第一二延時信號，所述第四觸發器的輸出端Q輸出所述第三輸出信號；以及 所述第五觸發器的輸入端D與所述第四觸發器的輸出端Q相連接，所述第五觸發器的輸入端D用於接收所述第三輸出信號,所述第五觸發器的時鐘輸入端與所述第一二延時器的輸出端相連接，所述第五觸發器的時鐘輸入端用於接收所述第一二延時信號，所述第五觸發器的輸出端Q輸出所述第四輸出信號。
8.根據權利要求7所述的高速分頻器，其特徵在於，所述高速分頻器還包括: 第三延時器， 連接在所述信號輸入端與所述第一觸發器的輸入端D之間，用於對所述單相時鐘信號進行延時；和/或 第四延時器，連接在所述第一觸發器的輸出端Q和所述第二觸發器的輸入端D之間，用於對所述第一輸出信號進行延時；和/或 第五延時器，連接在所述信號輸入端與所述第三觸發器的輸入端D之間，用於對所述單相時鐘信號進行延時；和/或 第六延時器，連接在所述第三觸發器的輸出端Q和所述第四觸發器的輸入端D之間，用於對所述中間時鐘信號進行延時；和/或 第七延時器，連接在所述第四觸發器的輸出端Q和所述第五觸發器的輸入端D之間，用於對第三輸出信號進行延時。
9.根據權利要求7所述的高速分頻器，其特徵在於，所述高速分頻器還包括: 第六觸發器，所述第六觸發器的輸出端Q與所述第一觸發器的輸入端D和所述第三觸發器的輸入端D相連接，所述第六觸發器的時鐘輸入端與所述第一一延時器相連接；反相器，連接在所述第六觸發器的輸入端D和所述第六觸發器的輸出端Q之間。
【文檔編號】H03K23/00GK103986457SQ201410213849
【公開日】2014年8月13日 申請日期:2014年5月20日 優先權日:2014年5月20日
【發明者】鄭金鵬 申請人:矽谷數模半導體（北京）有限公司, 矽谷數模國際有限公司