在接觸溝槽中形成多層勢壘金屬的器件的製作方法

2023-12-06 16:41:46 3

專利名稱：在接觸溝槽中形成多層勢壘金屬的器件的製作方法
技術領域：
本發明主要涉及MOSFET器件，更確切地說，是在有源區接觸溝槽中，帶有集成肖 特基二極體的MOSFET器件。
背景技術：
功率MOSFET器件通常用在電子電路中。根據應用，可能需要不同的器件特性。直 流-直流變換器就是一種應用示例。肖特基二極體通常作為整流器，用在直流-直流變換 器中，以及各種其他功率和小信號應用中，在這些應用中，二極體的正向傳導或開關特性是 至關重要的。這些二極體還作為輸出整流器，廣泛應用於開關-模式電源及其他高速功率 開關中，例如用於承載大正向電流的電機驅動器。一個高效的肖特基二極體必須具備，在傳 導時具有超低的正向電壓降(Vf)，在反向偏壓下具有相對較好的阻塞性能，以及快速的反 向恢復時間。肖特基二極體必須在有源區接觸溝槽中，與MOSFET器件單片集成。肖特基二極體 (SKY)降低體二極體正向電壓降(vf)，儘量減少儲存電荷，並具有很快的反向恢復時間，使 MOSFET的效率更高。肖特基二極體的漏極至源極漏電流(Idss)與肖特基勢壘高度有關。隨 著勢壘高度的增加，漏電流降低，正向電壓降也降低。對於形成在平整表面上或大的溝槽接觸表面上的，帶有集成肖特基二極體的溝槽 MOSFET器件來說，所形成的肖特基二極體沒有鎢(W)插頭。在具有高縱橫比(例如2. 5 1， 甚至更高)的溝槽MOSFET器件中，溝槽接頭的臨界尺寸(CD)很小(寬度約為0. 35微米)， 為了獲得良好的歐姆接觸並避免接觸無效，要使用鎢插頭。正是在這一背景下，才提出了本發明的實施例。

發明內容
本發明提供一種在接觸溝槽中形成多層勢壘金屬的器件及其製備方法，利用多層 金屬，提高勢壘金屬的解約時階躍式覆蓋率。為實現上述目的，本發明提供一種形成在半導體襯底上的半導體器件，其特徵是， 該器件包含形成在接觸溝槽中的器件組件，其中該接觸溝槽包含一個沉積在接觸溝槽的底部和側壁部分的勢壘金屬；以及一個沉積在接觸溝槽的剩餘部分中的鎢插頭，其中接觸溝槽還包含一個形成在靠 近接觸溝槽底部的半導體襯底中的肖特基二極體，並且其中勢壘金屬包含一個靠近接觸溝槽側壁和底部的第一金屬層，其中該第一金屬層含有一種氮化 物；以及一個位於第一金屬層和鎢插頭之間、以及鎢插頭和側壁之間的第二金屬層。上述的勢壘金屬還包含一個位於第二金屬層和鎢插頭之間的第三金屬層。上述的第一金屬層還包含有氮化鈦，該第二金屬層含有一種鋁合金，該第三金屬層含有鈦。上述的第一金屬層還含有鈦和/或氮化鈦，該第二金屬層含有鋁-矽-銅，該第三 金屬層含有鈦和/或氮化鈦。上述的第一金屬層還包括鈦。上述的第一金屬層含有接近500埃的鈦以及接近500埃的氮化鈦。上述的第三金屬層含有接近350埃的鈦以及接近400埃的氮化鈦。上述的第二金屬層含有鋁-矽-銅。上述的第二層厚度為1000埃。上述的第二金屬層含有鋁-銅。上述的第二金屬層含有一種鋁合金。上述的接觸溝槽寬度小於0.35微米。上述的接觸溝槽的特徵在於縱橫比約為2. 5 1或更大。本半導體器件還包含一個與肖特基二極體集成的場效應管。上述的FET包含與接觸溝槽相接觸的源極和本體區。上述的FET是一種金屬氧化物場效應管。上述的MOSFET是一種溝槽M0SFET，包括一個形成在接觸溝槽附近的半導體襯底 中的柵極溝槽，以及一個或多個形成在柵極溝槽中電絕緣的電極。上述的勢壘金屬還包括一個位於第二金屬層和鎢插頭之間的第三金屬層。上述的第一和第三金屬層含有鈦和/或氮化鈦。上述的第二金屬層含有鋁-矽、鋁-銅、一種鋁合金或鋁-矽-銅。一種在半導體襯底上製備含有一個靠近接觸溝槽的低摻雜區的半導體器件的方 法，其特徵是，該方法包含a)製備靠近低摻雜區的接觸溝槽；b)在接觸溝槽的底部和側壁上沉積一個第一金屬層，其中該第一金屬層含有一種 氮化物；將鎢提高到，比僅有一個單一勢壘金屬層時還高的位置處；c)在第一層金屬上方以及沒有被第一金屬層覆蓋的部分側壁上方，沉積一個第二 層，其中所述的第二金屬層阻隔鎢和襯底的半導體之間的擴散；將鎢提高到，比僅有一個單一勢壘金屬層時還高的位置處；d』 )在所述的第二金屬層上方沉積一個第三金屬層；d)在接觸溝槽的剩餘部分中沉積鎢，形成一個鎢插頭。上述的第一金屬層還含有鈦。上述的第二金屬層含有鋁合金。上述的接觸溝槽寬度小於0.35微米。上述的接觸溝槽的特徵在於其縱橫比約為2. 5 1或更大。上述的與接觸溝槽中的金屬層連在一起的低摻雜區，含有一個肖特基二極體。本發明在接觸溝槽中形成多層勢壘金屬的器件和現有技術相比，其優點在於，本 發明設有肖特基二極體結構，利用一個多層金屬，提高勢壘金屬的階躍式覆蓋率，尤其是在 溝槽的側壁。


圖1為現有技術的SGT MOSFET器件的接觸溝槽中，所形成的一種肖特基二極體的 示意圖；圖2為圖1中所示類型的肖特基二極體的剖面圖；圖3為依據本發明的一個實施例，在SGT MOSFET器件的接觸溝槽中，所形成的一 種肖特基二極體的示意圖；圖4A為根據現有技術以及本發明的一個實施例，集成的肖特基二極體，在30V的 正向電壓Vf下，漏電流Idss的分布圖；圖4B為根據現有技術以及本發明，集成的肖特基二極體，在1. OOA的漏電流Idss 下，正向電壓的分布圖。
具體實施例方式引言本發明所解決的特定問題的性質，可通過參照圖1和圖2加以理解。圖1表示一 種傳統的屏蔽柵溝槽(SGT)MOSFET器件100的剖面圖，器件100帶有一個行程在接觸溝槽 102中的肖特基二極體101。如圖1所示，接觸溝槽102位於兩個柵極溝槽104之間，柵極 溝槽104形成在半導體襯底105，例如矽(Si)襯底或形成在襯底上的外延層中。可以摻雜 襯底105。如果外延層形成在襯底上，可以用於外延層相同的導電類型摻雜襯底，但是摻雜 濃度要大得多。每個柵極溝槽104都包含一個第一導電材料106 (例如多晶矽1)，在柵極溝 槽104的底部作為源極/屏蔽電極，第二導電材料108(例如多晶矽2)在柵極溝槽104的 頂部作為柵極電極。通過內部-多晶矽-氧化物(IPO)層110等絕緣材料，第一和第二導 電材料相互電絕緣。柵極電極108通過絕緣材料115，同肖特基二極體101和接觸金屬116 電絕緣。從金屬到半導體的接觸可以形成肖特基二極體101。但是，如果半導體的摻雜濃度 較高，可能會形成「歐姆」接觸，而不是肖特基接觸，所以並不具備二極體/整流特性。肖特 基二極體101含有一個肖特基勢壘區，該勢壘區是通過在本體區107之間的溝槽102的底 部附近，適當地摻雜半導體襯底區105，並在溝槽中形成一個合適的接頭形成的。文中所用 的術語，肖特基勢壘區是指本體區107之間，接觸溝槽102下方的半導體區域(肖特基二極 管101的半導體部分)。典型的肖特基勢壘區是淺摻雜的。例如，當肖特基勢壘區形成在 N-外延區中的時候，利用輕P-或P-植入，以降低肖特基勢壘區的摻雜等級。所製備的肖 特基勢壘區仍然可以為N-型，但重摻雜的N-比N-外延區周圍要少。植入物有助於調節反 向漏電流等肖特基二極體特性。眾所周知，摻雜濃度取決於肖特基二極體的接頭所用的金 屬類型，這會影響肖特基勢壘高度。肖特基二極體101接頭的特點是含有一個薄勢壘金屬112，例如沉積在溝槽102側 壁和底部的鈦(Ti)和氮化鈦(TiN)，以及沉積在溝槽102剩餘部分中的鎢插頭114。勢壘 金屬112作為鎢插頭和半導體材料(典型的材料是矽)之間的擴散勢壘，接觸溝槽102形 成在半導體材料中。除了形成肖特基二極體101之外，接觸溝槽102還形成到MOSFET器件 100的源極103和本體107區的電接觸。柵極電極108所加的電壓，控制源極區103和漏極(沒有表示出)之間的電流，漏極同襯底105電接觸。應注意的是，儘管勢壘金屬112和肖 特基勢壘區都使用了 「勢壘」 一詞，但不應將兩者相混淆。在一個製備屏蔽柵溝槽MOSFET的標準工藝中，接觸溝槽肖特基二極體101的形 成，是通過沉積約400埃的鈦(Ti)層，然後沉積約1000埃的氮化鈦(TiN)層，以便在接觸 溝槽的側壁和底部，形成一個勢壘金屬112。通過快速熱處理(RTP)，在750°C下加熱勢壘金 屬112。然後，在溝槽的剩餘部分中沉積鎢(W)，以形成鎢插頭114，並回刻鎢插頭。在鎢插 頭114的上方，沉積約3微米的銅化鋁(AlCu)層，以便形成金屬接頭116(例如源極金屬)。當在接觸溝槽內形成肖特基二極體時，局部缺陷對漏電流Idss起著舉足輕重的作 用。一般而言，勢壘金屬112阻止鎢接觸矽。然而，勢壘金屬112不良的覆蓋率，會使鎢插 頭114上的鎢與矽襯底相互作用，從而在溝槽102的側壁和底部產生蠕蟲缺陷。這些缺陷 會造成漏電路徑，在規定的正向電壓降Vf下，顯著地增大漏電流Idss。最壞的情況是，可能會 損壞器件通道。鎢造成的汙染會對在接觸溝槽102底部的肖特基二極體101的正常工作， 造成幹擾。圖2表示圖1所示類型的肖特基二極體101的剖面圖。如圖2所示，Ti/TiN勢壘 金屬112沒有完全覆蓋溝槽側壁的113部分，並在溝槽中將鎢114從襯底的矽中隔離出來。 因此，鎢和矽相接觸。在溝槽接觸臨界尺寸(CD)很小(例如溝槽的寬度約為0. 35微米甚至更小)的 MOSFET器件上，所形成的肖特基二極體中，在同樣的正向電壓降、下，這種缺陷可以使漏電 流Idss增大至少一至兩個數量級。一般而言，當在不是重摻雜的一部分矽襯底中(例如在 肖特基二極體勢壘區中)使用鎢插頭時，這種問題會更加嚴重。如果溝槽寬度小於0.35微 米，溝槽的縱橫比(深度與寬度之比)大於2. 5 1，這種問題會特別顯著。對於溝槽寬度 越小、縱橫比越大的情況而言，要用勢壘金屬提供良好的階躍式覆蓋率就越來越困難，尤其 是沿著側壁。依據本發明的實施例，上述問題可以通過肖特基二極體結構來解決，利用一個多 層金屬，提高勢壘金屬的階躍式覆蓋率，尤其是在溝槽的側壁。帶有多層勢壘金屬的肖特基二極體結構圖3表示依據本發明的一個實施例，一種在接觸溝槽102中形成的帶有一個集成 肖特基二極體302的絕緣柵溝槽(SGT)MOSFET器件300示例的剖面圖。接觸溝槽102可以 形成在半導體襯底/外延層105的矽部分中。接觸溝槽102的寬度小於0. 35微米，縱橫比 約為2. 5 1甚至更大。與圖1所示的SGT MOSFET器件100相類似，接觸溝槽102位於兩個柵極溝槽104 之間，這兩個柵極溝槽104都形成在矽(Si)襯底/外延層105中。每個柵極溝槽104都含 有第一導電金屬106 (例如多晶矽1)，在柵極溝槽104的底部作為源極/屏蔽電極，以及第 二導電金屬108(例如多晶矽2)，在柵極溝槽104的頂部作為柵極電極。通過內部-多晶 矽-氧化物(IPO)層110等絕緣材料，第一和第二導電材料相互電絕緣。柵極電極108通 過絕緣材料115，同肖特基二極體302和接觸金屬312電絕緣。如圖3所示，肖特基二極體 302含有一個多層勢壘金屬301，位於溝槽102的側壁和底部，以及一個鎢插頭310，沉積在 溝槽102的剩餘部分中。在本例中，多層勢壘金屬301為三層勢壘，在第一 Ti/TiN層304 和第二 Ti/TiN層308之間，夾著一個中間金屬層306。在該實施例的一些版本中，鈦和氮化鈦(TiN)可以用鉭和氮化鉭(TaN)，分別在第一和/或第二層304、308。中間金屬層306含 有至少和第一和第二層的金屬不同的一種金屬。接觸溝槽102也可用於接觸源極103和本 體107區域。增加中間層306後，改善了溝槽側壁的覆蓋率，並阻止鎢從插頭310擴散到襯底的 矽中。它還將鎢插頭310從肖特基區提起，因此，通過側壁的任何汙染都將更加遠離下面敏 感的肖特基二極體302區。中間金屬層可以含有鋁-矽-銅(AlSiCu)，這僅作為示例，不作 為局限。在該實施例的一個可選版本中，中間層306可以僅僅含有Cu、或只是AlSi、AlCu或 一種鋁合金。當中間層306是AlSiCu時，其中的成分Al會使鎢310與溝槽底部的距離大 於與溝槽側壁的距離。AlSiCu中的成分矽阻止鋁與矽襯底相互反應。第二 Ti/TiN層308 是可選的，可用於阻止插頭310的鎢與鋁在高溫沉積鎢時相互反應。製備勢壘層301可以通過首先在溝槽102的側壁上沉積厚度約500埃的Ti層，然 後沉積厚度約500埃的TiN層，以形成第一 Ti/TiN層304，這僅作為示例，不作為局限。中 間層306形成在第一 Ti/TiN層304上，厚度約為1000埃。中間層306中絕大部分是鋁，還 有約士0. 的矽以及0.5% 士0. 的銅，這僅作為示例，不作為局限。利用可買到的 含有98. 5%的鋁、的矽和0. 5%的銅的濺射靶，可以通過濺射沉積形成該中間層。這種 濺射靶可以從TOSOH和Sumitomo買到。形成中間層306之後，在中間層306上方沉積第二 Ti/TiN層308。第二 Ti/TiN層308的製備類似於第一 Ti/TiN層306。例如，在中間層306 上沉積厚度約為350埃的Ti層，然後在Ti層上沉積厚度約為400埃的TiN層。對整個勢 壘層301進行快速熱處理(RTP)，例如在750°C下加熱。然後在襯底上方以及剩餘部分溝槽 中沉積鎢(W)，形成鎢插頭310，並回刻多餘的鎢。在鎢插頭310上方，可以沉積厚度約為3 微米的AlCu金屬，以形成金屬接頭312。上述多層勢壘金屬的優勢可以參照圖4A-4B。圖4A表示帶有原有技術的肖特基 二極體的M0SFET，在30V的正向電壓下，漏電流Idss的分布(用灰色方形表示)，以及依據 本發明的一個實施例，圖3所示類型的帶有多層勢壘金屬的肖特基二極體的M0SFET，在30V 的正向電壓下，漏電流Idss的分布(用黑色菱形表示)。需注意的是，對於圖3所示類型的 肖特基二極體來說，漏電流一直遠低於器件說明的1X10—3安培，而且比原有技術的偏差變 化更加平滑。圖4B表示原有技術的肖特基二極體，在1. OOA的正向電流下，正向電壓的分 布圖(灰色方形)，以及帶有如圖3所示類型的多層勢壘金屬的肖特基二極體，在1. OOA的 正向電流下，正向電壓的分布圖(黑色菱形)。如圖4B所示，在相似的正向電流以及類似的 (即使稍稍高於)正向電壓Vf降下，圖3所示的肖特基二極體與原有技術的肖特基二極體 相比，其正向電壓的範圍較窄。圖3所示的多層勢壘金屬301的應用並不局限於SGT MOSFET器件中的肖特基二 極管。這種類型的勢壘金屬結構可以用於帶有(肖特基)接觸溝槽的所有器件，包括但不 局限於全部柵極M0SFET、平面柵極M0SFET、場效應管(FET)以及絕緣柵雙極電晶體IGBT。儘管本發明關於某些較佳的版本已經做了詳細的敘述，但是仍可能存在其他版 本。例如，儘管圖3所示的是三層勢壘金屬，但本發明的實施例還包括雙層勢壘金屬以及三 層以上的勢壘金屬。因此，所附的權利要求書的意圖和範圍不應局限於文中對較佳版本的 說明。反之，本發明的範圍應參照所附的權利要求書及其全部等效內容。除非明確說明，否 則本說明所述的所有特徵(包括任一所附的權利要求、摘要和附圖)都可以由用於相同、等效或類似目的的可選特徵代替。因此，除非明確說明，否則所述的每個特徵都僅僅是通用的 一系列等效或類似特徵的其中一個示例。任何可選件(無論首選與否)，都可與其他任何 可選件(無論首選與否)組合。在以下權利要求中，除非特別聲明，否則 Ml^ltl都指下文內容中的一個或多個項目的數量。權利要求書中的任一項，只要沒有用 「意思是」明確指出限定功能，不應被認為是35USC § 112，Tl 6中所述的「意義」或「步驟」的 條款。否則所附的權利要求書並不應認為是意義和功能的局限。尤其是，權利要求書中所 用的「的步驟」，並不旨在引用35USC§ 112，1 6的規定。讀者的注意力應針對和本說明書一起同時存檔，並向公眾開放查閱該說明書的全 部文件，以及引用的所有這類文件的內容，以作參考。儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的 描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的 多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的權利要求來限定。儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的 描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的 多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的權利要求來限定。
權利要求
1.一種形成在半導體襯底上的半導體器件，其特徵在於，該器件包含形成在接觸溝槽 中的器件組件，其中所述的接觸溝槽包含一個沉積在接觸溝槽的底部和側壁部分的勢壘金屬；以及一個沉積在接觸溝槽的剩餘部分中的鎢插頭，其中接觸溝槽還包含一個形成在靠近接 觸溝槽底部的半導體襯底中的肖特基二極體，並且 其中所述的勢壘金屬包含一個靠近接觸溝槽側壁和底部的第一金屬層，其中所述的第一金屬層含有 一種氮化物；以及一個位於第一金屬層和鎢插頭之間、以及鎢插頭和側壁之間的第二金屬層。
2.如權利要求1所述的半導體器件，其特徵在於，所述的勢壘金屬還包含一個位於第 二金屬層和鎢插頭之間的第三金屬層。
3.如權利要求2所述的半導體器件，其特徵在於，所述的第一金屬層還包含有氮化鈦， 所述的第二金屬層含有一種鋁合金，所述的第三金屬層含有鈦。
4.如權利要求2所述的半導體器件，其特徵在於，所述的第一金屬層還含有鈦和/或氮 化鈦，所述的第二金屬層含有鋁-矽-銅，所述的第三金屬層含有鈦和/或氮化鈦。
5.如權利要求2所述的半導體器件，其特徵在於，所述的第一金屬層還包括鈦。
6.如權利要求5所述的半導體器件，其特徵在於，所述的第一金屬層含有接近500埃的 鈦以及接近500埃的氮化鈦。
7.如權利要求2所述的半導體器件，其特徵在於，所述的第三金屬層含有接近350埃的 鈦以及接近400埃的氮化鈦。
8.如權利要求1所述的半導體器件，其特徵在於，所述的第二金屬層含有鋁-矽-銅。
9.如權利要求8所述的半導體器件，其特徵在於，所述的第二層厚度為1000埃。
10.如權利要求1所述的半導體器件，其特徵在於，所述的第二金屬層含有鋁-銅。
11.如權利要求1所述的半導體器件，其特徵在於，所述的第二金屬層含有一種鋁合
12.如權利要求1所述的半導體器件，其特徵在於，所述的接觸溝槽寬度小於0.35微米。
13.如權利要求12所述的半導體器件，其特徵在於，所述的接觸溝槽的特徵在於縱橫 比約為2. 5 1或更大。
14.如權利要求1所述的半導體器件，該半導體器件還包含一個與肖特基二極體集成 的場效應管FET。
15.如權利要求14所述的半導體器件，其特徵在於，所述的FET包含與接觸溝槽相接觸 的源極和本體區。
16.如權利要求15所述的半導體器件，其特徵在於，所述的FET是一種金屬氧化物場效 應管 MOSFET。
17.如權利要求16所述的半導體器件，其特徵在於，所述的MOSFET是一種溝槽 M0SFET，包括一個形成在接觸溝槽附近的半導體襯底中的柵極溝槽，以及一個或多個形成 在柵極溝槽中電絕緣的電極。
18.如權利要求17所述的半導體器件，其特徵在於，所述的勢壘金屬還包括一個位於第二金屬層和鎢插頭之間的第三金屬層。
19.如權利要求18所述的半導體器件，其特徵在於，所述的第一和第三金屬層含有鈦 和/或氮化鈦。
20.如權利要求19所述的半導體器件，其特徵在於，所述的第二金屬層含有鋁-矽、 鋁-銅、一種鋁合金或鋁-矽-銅。
21.一種在半導體襯底上製備含有一個靠近接觸溝槽的低摻雜區的半導體器件的方 法，其特徵在於，該方法包含a)製備靠近低摻雜區的接觸溝槽；b)在接觸溝槽的底部和側壁上沉積一個第一金屬層，其中所述的第一金屬層含有一種 氮化物；c)在第一層金屬上方以及沒有被第一金屬層覆蓋的部分側壁上方，沉積一個第二層， 其中所述的第二金屬層阻隔鎢和襯底的半導體之間的擴散；並且d)在接觸溝槽的剩餘部分中沉積鎢，形成一個鎢插頭。
22.如權利要求21所述的方法，其特徵在於，該方法在d)之前還包含以下步驟d』 )在所述的第二金屬層上方沉積一個第三金屬層。
23.如權利要求21所述的方法，其特徵在於，所述的第一金屬層還含有鈦。
24.如權利要求21所述的方法，其特徵在於，所述的第二金屬層含有鋁合金。
25.如權利要求21所述的方法，其特徵在於，所述的接觸溝槽寬度小於0.35微米。
26.如權利要求21所述的方法，其特徵在於，所述的接觸溝槽的特徵在於其縱橫比約 為2. 5 1或更大。
27.如權利要求21所述的方法，其特徵在於，步驟b)和c)還包含將鎢提高到，比僅有 一個單一勢壘金屬層時還高的位置處。
28.如權利要求21所述的方法，其特徵在於，所述的與接觸溝槽中的金屬層連在一起 的低摻雜區，含有一個肖特基二極體。
全文摘要
一種形成在半導體襯底上的半導體器件，包括一個形成在接觸溝槽中的組件，接觸溝槽位於有源晶胞區中。該組件是由一種沉積在接觸溝槽底部和側壁部分的勢壘金屬，以及一個沉積在接觸溝槽剩餘部分中的鎢插頭構成的。勢壘金屬可以由第一和第二金屬層構成。第一金屬層位於接觸溝槽的側壁和底部附近。第一金屬層含有一種氮化物。第二金屬層可以位於第一金屬層和鎢插頭之間，以及鎢插頭和側壁之間。第二金屬層覆蓋未被第一金屬層覆蓋的部分側壁。
文檔編號H01L21/329GK102082147SQ20101054007
公開日2011年6月1日 申請日期2010年10月20日 優先權日2009年10月26日
發明者常虹, 李文軍, 翁麗敏, 陳軍 申請人:萬國半導體股份有限公司