存儲器系統的製作方法

2023-10-26 07:58:59

存儲器系統
1.本技術享受以日本專利申請2021-154493號(申請日：2021年9月22日)為基礎申請的優先權。本技術通過參照該基礎申請而包括基礎申請的全部內容。
技術領域
2.本發明的實施方式涉及存儲器系統(memory system)。


背景技術：

3.已知有具備非易失性存儲器和控制非易失性存儲器的存儲器控制器的存儲器系統。非易失性存儲器包括一個以上的存儲器晶片。存儲器控制器與非易失性存儲器所包括的存儲器晶片通過存儲器總線連接。在非易失性存儲器中，已知有在與存儲器晶片連接的存儲器總線上設置終端(終結)電阻的odt(on die termination，片內終結)技術。odt技術抑制存儲器總線上的信號的反射。


技術實現要素：

4.提供能夠提高動作可靠性的存儲器系統。
5.實施方式涉及的存儲器系統具備第1封裝體(package)、第2封裝體和控制器，所述第1封裝體包括：第1存儲器晶片，其能夠存儲數據；和第1晶片，其包括第1電路，所述第1電路基於第1信號，控制odt(on die termination)動作(工作)，所述第1信號是存儲於第1存儲器晶片的數據的讀取的控制信號，所述第2封裝體包括：第2存儲器晶片，其能夠存儲數據；和第2晶片，其包括第2電路，所述第2電路基於第1信號，控制odt動作，所述控制器向第1晶片和第2晶片發送第1信號。
附圖說明
6.圖1是第1實施方式涉及的存儲器系統的框圖。
7.圖2是表示第1實施方式涉及的存儲器系統的結構的一例的剖面圖。
8.圖3是表示第1實施方式涉及的存儲器系統中的存儲器總線的構成的一例的電路圖。
9.圖4是表示第1實施方式涉及的存儲器系統所包括的封裝體所具備的接口晶片的構成的一例的電路圖。
10.圖5是表示第1實施方式涉及的存儲器系統所包括的封裝體的構成的一例的電路圖。
11.圖6是表示第1實施方式涉及的存儲器系統所包括的接口晶片所具備的邏輯電路的處理的一例的真值表。
12.圖7是第1實施方式涉及的存儲器系統中的寫入動作的時間圖。
13.圖8是第1實施方式涉及的存儲器系統中的讀取動作的時間圖。
14.圖9是表示第2實施方式涉及的存儲器系統的結構的一例的剖面圖。
15.圖10是表示第2實施方式涉及的存儲器系統所包括的封裝體所具備的接口晶片的構成的一例的電路圖。
16.圖11是表示第2實施方式涉及的存儲器系統所包括的封裝體的構成的一例的電路圖。
17.圖12是表示第2實施方式涉及的存儲器系統所包括的封裝體的對應的存儲器晶片的構成的一例的電路圖。
18.標號說明
19.1、1a存儲器系統；2主機設備(host device)；10存儲器控制器；11ic晶片；12接合部件；13基板；14芯(core)部件；15a～15c布線；16球電極；17樹脂；20a、20b、20aa、20ab存儲器封裝體；21、21a i/f晶片；22a～22d、22aa～22ad存儲器晶片；23基板；24芯部件；25a～25d布線；26球電極；27布線；28樹脂；29布線；30印刷布線基板；31芯部件；32a～32d布線；40、41、40a、41a、50a odt電路；100、101、200、201、210a、210b、211a、211b、220、210aa、210ab、211aa、211ab、220a輸入輸出引腳群組。
具體實施方式
20.以下，參照附圖對實施方式進行說明。在該說明時，在所有圖中對於共通的部分附加共通的附圖標記。
21.[1]第1實施方式
[0022]
對第1實施方式涉及的存儲器系統進行說明。
[0023]
[1-1]構成
[0024]
[1-1-1]存儲器系統的構成
[0025]
使用圖1對本實施方式涉及的存儲器系統的構成進行說明。圖1是本實施方式涉及的存儲器系統的框圖。
[0026]
存儲器系統1具備存儲器控制器10以及存儲器封裝體(以下，簡稱為「封裝體」)20a和20b。存儲器系統1也可以還具備dram(dynamic random access memory，動態隨機存儲器)和電源電路。存儲器系統1能夠與主機設備2連接。存儲器系統1進行基於從主機設備2接收到的請求信號或者自發的處理請求的處理。存儲器系統1例如是ssd(solid state drive，固態驅動器)、ufs(universal flash storage，通用快閃記憶體存儲)設備、usb(universal serial bus，通用串行總線)存儲器、mmc(multi-media card，多媒體卡)或者sd
tm
卡。主機設備2例如是個人計算機、伺服器系統、行動裝置、車載設備或者數位相機。
[0027]
存儲器控制器10經由主機總線與主機設備2連接。存儲器控制器10經由主機總線從主機設備2接收請求信號。主機總線的類型取決於應用於存儲器系統1的應用程式。在存儲器系統1為ssd的情況下，例如可使用sas(serial attached scsi)、sata(serial ata)或者pcie tm
(programmable communications interface express)標準的接口作為主機總線。在存儲器系統1為ufs設備的情況下，可使用m-phy標準作為主機總線。在存儲器系統1為usb存儲器的情況下，可使用usb作為主機總線。在存儲器系統1為mmc的情況下，可使用emmc(embedded multi media card，嵌入式多媒體卡)標準的接口作為主機總線。在存儲器系統1為sd
tm
卡的情況下，可使用sd
tm
標準的接口作為主機總線。
[0028]
存儲器控制器10經由存儲器總線與封裝體20a和20b的每一個連接。存儲器控制器
10基於從主機設備2接收到的請求信號或者自發的處理請求，經由存儲器總線控制封裝體20a和20b的每一個。存儲器總線進行遵照存儲器接口的信號的收發。
[0029]
封裝體20a和20b分別包括接口晶片(以下，稱為「i/f晶片」)以及多個存儲器晶片。關於i/f晶片以及存儲器晶片的詳情，稍後進行說明。此外，存儲器系統1具備的封裝體的個數不限定於2個。存儲器系統1也可以具備3個以上(例如4個)的封裝體。
[0030]
[1-1-2]存儲器系統1的結構
[0031]
使用圖2對本實施方式涉及的存儲器系統1的結構進行說明。圖2是表示本實施方式涉及的存儲器系統1的結構的一例的剖面圖。
[0032]
存儲器系統1還具備印刷布線基板(pcb：printed circuit board)(以下，簡稱為印刷基板)30。印刷基板30例如包括矩形狀的第1面和第2面，具有長方體或者板狀的形狀。以下，將印刷基板30的第1面和第2面的長邊方向作為x方向。將印刷基板30的第1面和第2面的短邊方向作為y方向。將印刷基板30的第1面和第2面排列的方向作為z方向。將沿z方向排列的兩個面中的、圖2的紙面上側的面作為印刷基板30的第1面，將該兩個面中的、圖2的紙面下側的面作為印刷基板30的第2面。
[0033]
首先，對存儲器控制器10、封裝體20a和20b以及印刷基板30的結構進行說明。
[0034]
存儲器控制器10包括ic(integrated circuit，集成電路)晶片11、多個接合部件12、基板(substrate)13以及樹脂17。以下，說明基板13為bga(ball grid array，球柵陣列)的例子，但基板13也可以為pga(pin grid array，引腳網格陣列)和/或lga(land grid array，柵格陣列)。將基板13的與多個接合部件12接合的面記為基板13的第1面。將基板13的與後述的多個球電極16接合的面記為基板13的第2面。
[0035]
存儲器控制器10例如為soc(system-on-a-chip，片上系統)。接合部件12以及球電極16分別為導電體。球電極16的一例為焊錫。
[0036]
基板13包括芯部件14、多條布線15a、多條布線15b以及多條布線15c。此外，為了使說明簡略，圖2表示了一條布線15a、一條布線15b和一條布線15c。芯部件14為絕緣體。各布線15a～15c為導電體。在芯部件14的一部分設置有布線15a～15c。布線15a的一部分在基板13的第2面上露出。布線15c的一部分在基板13的第1面上露出。布線15b將布線15a與布線15c電連接。
[0037]
在基板13的第1面上設置有多個接合部件12。接合部件12將ic晶片11與基板13的布線15c電連接。在基板13的第2面上設置有布線15a。布線15a與印刷基板30經由多個球電極16電連接。即，接合部件12經由布線15a～15c與球電極16電連接。換言之，ic晶片11經由接合部件12、布線15a～15c以及球電極16與印刷基板30電連接。
[0038]
樹脂17例如為環氧樹脂。基板13的第1面、多個接合部件12以及ic晶片11由樹脂17覆蓋。
[0039]
封裝體20a和20b分別包括i/f晶片21、多個存儲器晶片22(22a～22d)、基板(substrate)23、多條布線27以及樹脂28。由於封裝體20b與封裝體20a具有同樣的構成，因此以下對封裝體20a進行說明。另外，以下，說明基板23為bga的例子，但基板23也可以為pga和/或lga。將基板23的與i/f晶片21接合的面記為基板23的第1面。將基板23的與後述的多個球電極26接合的面記為基板23的第2面。球電極26為導電體。球電極26的一例為焊錫。
[0040]
i/f晶片21負責存儲器控制器10與多個存儲器晶片22的通信。多個存儲器晶片22
分別例如為nand型閃速存儲器。
[0041]
基板23包括芯部件24、多條布線25a、多條布線25b、多條布線25c以及多條布線25d。此外，為了使說明簡略，圖2表示了一條布線25a、一條布線25b、一條布線25c和一條布線25d。芯部件24為絕緣體。各布線25a～25d為導電體。在芯部件24的一部分設置有布線25a～25d。布線25a的一部分在基板23的第2面上露出。布線25c和25d的一部分在基板23的第1面上露出。布線25b將布線25a與布線25c電連接。布線25d作為將i/f晶片21與存儲器晶片22a～22d電連接的中繼用的焊盤而發揮功能。
[0042]
在基板23的第2面上設置有布線25a。布線25a與印刷基板30經由多個球電極26電連接。
[0043]
在基板23的第1面上設置有i/f晶片21以及層疊的存儲器晶片22a～22d。存儲器晶片22a～22d通過布線27電連接。雖然布線27被圖示為引線接合，但是例如也可以替換為tsv(through-silicon via，矽穿孔)等技術。
[0044]
多條布線27為導電體。i/f晶片21經由布線27與基板23的布線25c連接。i/f晶片21經由布線27與基板23的布線25d連接。存儲器晶片22a經由布線27與布線25d連接。存儲器晶片22b經由布線27與存儲器晶片22a連接。存儲器晶片22c經由布線27與存儲器晶片22b連接。存儲器晶片22d經由布線27與存儲器晶片22c連接。因此，存儲器晶片22a～22d經由布線27、布線25a～25d以及i/f晶片21而與印刷基板30電連接。
[0045]
樹脂28例如為環氧樹脂。基板23的第1面、i/f晶片21、存儲器晶片22a～22d以及布線27由樹脂28覆蓋。
[0046]
此外，封裝體20a內的存儲器晶片的個數不限定於4個。在封裝體20a內也可以設置2個、3個或者5個以上的存儲器晶片。關於封裝體20b內的存儲器晶片的個數，也是同樣的。
[0047]
印刷基板30包括芯部件31、多條布線32a、多條布線32b、多條布線32c以及多條布線32d。此外，為了使說明簡略，圖2表示了一條布線32a、一條布線32b、一條布線32c和一條布線32d。芯部件31為絕緣體。各布線32a～32d為導電體。在芯部件31的一部分設置有布線32a～32d。布線32a和32c的一部分在印刷基板30的第1面上露出。布線32d的一部分在印刷基板30的第2面上露出。布線32b將布線32a、32c與32d電連接。
[0048]
接著，對印刷基板30與存儲器控制器10以及封裝體20a和20b的每一個的連接進行說明。
[0049]
在印刷基板30的第1面上經由多個球電極16設置有存儲器控制器10。與基板13的布線15a接合的球電極16接合於印刷基板30的布線32a。
[0050]
在印刷基板30的第1面上經由多個球電極26設置有封裝體20a。與封裝體20a的基板23的布線25a接合的球電極26接合於印刷基板30的布線32c。
[0051]
在印刷基板30的第2面上經由多個球電極26設置有封裝體20b。與封裝體20b的基板23的布線25a接合的球電極26接合於印刷基板30的布線32d。
[0052]
通過以上連接，存儲器控制器10與封裝體20a和20b的每一個電連接。換言之，ic晶片11經由i/f晶片21電連接於存儲器晶片22。此外，在圖2中，隔著印刷基板30而設置有封裝體20a和20b，但封裝體20a和20b既可以分別設置在印刷基板30的第1面上，也可以分別設置在印刷基板30的第2面上。另外，封裝體20a和20b的內部結構也可以相對於印刷基板30呈點對稱。即，也可以，分別在印刷基板30的第1面上和第2面上，從印刷基板30觀察，存儲器晶片
22配置在左側、i/f晶片21配置在右側，或者也可以相反。
[0053]
[1-1-3]存儲器總線的電路結構
[0054]
使用圖3對本實施方式涉及的存儲器系統1中的存儲器總線的電路結構進行說明。圖3是表示本實施方式涉及的存儲器系統1中的存儲器總線的構成的一例的電路圖。
[0055]
在本實施方式中，存儲器控制器10為了與封裝體20a和20b進行信號的收發，例如具有兩個通道(channel)ch(以下，稱為「通道ch0」和「通道ch1」)。對於通道ch0和ch1，連接各不相同的存儲器總線。存儲器控制器10包括與通道ch0對應的輸入輸出引腳群組100和與通道ch1對應的輸入輸出引腳群組101。封裝體20a和20b分別包括與兩個通道ch對應的兩個輸入輸出引腳群組200和輸入輸出引腳群組201。例如，在圖3的例子中，封裝體20a的輸入輸出引腳群組200以及封裝體20b的輸入輸出引腳群組201連接於通道ch0。封裝體20a的輸入輸出引腳群組201以及封裝體20b的輸入輸出引腳群組200連接於通道ch1。此外，也可以為，通道ch0連接於封裝體20a和20b的輸入輸出引腳群組200、通道ch1連接於封裝體20a和20b的輸入輸出引腳群組201，或者也可以相反。以下，將經由輸入輸出引腳群組200的信號群組記為「信號io_0」，將經由輸入輸出引腳群組201的信號群組記為「信號io_1」。封裝體20a和20b的各存儲器晶片22輸入/輸出信號io_0和信號io_1中的任一方。此外，存儲器控制器10也可以具有三個以上的通道ch。在封裝體的個數例如為5個以上的情況下，各封裝體也可以與存儲器控制器10所具有的通道ch0和ch1以外的其他通道ch連接。另外，在封裝體的個數為5個以上的情況下，各封裝體也可以3個以上分別連接於通道ch0和ch1。
[0056]
經由存儲器總線傳輸的信號例如包括晶片使能信號cen、輸入輸出信號dq、指令鎖存使能信號cle、地址鎖存使能信號ale、寫使能信號wen、讀使能信號ren和re以及數據選通信號dqs和dqsn。
[0057]
信號cen是用於使對應的存儲器晶片22使能(enable)的信號。信號cen例如以低(low)(「l」)電平被有效(assert)。此外，「有效」意味著信號(或者邏輯)成為激活(active)的狀態。
[0058]
分別從通道ch0和ch1發送給封裝體20a和20b的信號cen被分別獨立地控制。以下，將與封裝體20a的存儲器晶片22對應的信號cen記為「ce0n」，將與封裝體20b的存儲器晶片22對應的信號cen記為「ce1n」。
[0059]
從通道ch0發送的信號ce0n分為兩個信號(以下，稱為「ce00n」和「ce02n」)。封裝體20a將信號ce0n作為兩個信號ce00n和信號ce02n進行接收。信號ce00n和ce02n分別發送給封裝體20a所具備的多個存儲器晶片22中的與信號io_0對應的存儲器晶片22。
[0060]
從通道ch0發送的信號ce1n分為兩個信號(以下，稱為「ce11n」和「ce13n」)。封裝體20b將信號ce1n作為兩個信號ce11n和信號ce13n進行接收。信號ce11n和ce13n分別發送給封裝體20b所具備的多個存儲器晶片22中的與信號io_1對應的存儲器晶片22。
[0061]
從通道ch1發送的信號ce0n分為兩個信號(以下，稱為「ce01n」和「ce03n」)。封裝體20a將信號ce0n作為兩個信號ce01n和信號ce03n進行接收。信號ce01n和ce03n分別發送給封裝體20a所具備的多個存儲器晶片22中的與信號io_1對應的存儲器晶片22。
[0062]
從通道ch1發送的信號ce1n分為兩個信號(以下，稱為「ce10n」和「ce12n」)。封裝體20b將信號ce1n作為兩個信號ce10n和信號ce12n進行接收。信號ce10n和ce12n分別發送給封裝體20b所具備的多個存儲器晶片22中的與信號io_0對應的存儲器晶片22。
[0063]
輸入輸出信號dq例如為8位(比特)的信號(以下，簡單記為「信號dq」或者「信號dq[7:0]」)。信號dq是在對應的存儲器晶片22與存儲器控制器10之間收發的數據。信號dq包括指令、地址、寫入數據或者讀取數據以及狀態(status)信息。
[0064]
信號cle是表示信號dq為指令的信號。信號cle例如以高(high)(「h」)電平被有效。信號ale是表示信號dq為地址的信號。信號ale例如以「h」電平被有效。
[0065]
信號wen是用於對應的存儲器晶片22獲取所接收到的信號dq的信號。對應的存儲器晶片22基於信號wen的上升沿或者下降沿來獲取信號dq。
[0066]
信號ren和re是用於存儲器控制器10從對應的存儲器晶片22讀取數據的信號。信號ren是信號re的反信號。對應的存儲器晶片22基於信號ren和re生成信號dqs，並基於生成的信號dqs向存儲器控制器10輸出信號dq。
[0067]
在存儲器控制器10向對應的存儲器晶片22發送寫入指令時，信號ren由存儲器控制器10設為「h」電平，信號re由存儲器控制器10設為「l」電平。在存儲器控制器10向對應的存儲器晶片22發送讀取指令時，信號ren由存儲器控制器10設為「l」電平，信號re由存儲器控制器10設為「h」電平。
[0068]
從一個通道ch發送的信號cle、ale、wen、ren和re發送給封裝體20a和20b的每一個。
[0069]
信號dqs和dqsn用於控制信號dq的收發定時(timing)。信號dqsn是信號dqs的反信號。例如，在數據的寫入時，信號dqs和dqsn與寫入數據dq一起從存儲器控制器10發送給對應的存儲器晶片22。對應的存儲器晶片22與信號dqs和dqsn同步地接收寫入數據dq。另外，在數據的讀取時，信號dqs和dqsn與讀取數據dq一起從對應的存儲器晶片22發送給存儲器控制器10。在數據的讀取時，基於信號ren生成信號dqs和dqsn。存儲器控制器10與信號dqs和dqsn同步地接收讀取數據dq。
[0070]
輸入輸出引腳群組100和101分別包括多個信號引腳。以下，將傳輸信號dqs和dqsn所使用的信號引腳記為dqs引腳。此外，信號dqs和信號dqsn由分別的dqs引腳傳輸，但為了使說明簡略，圖3表示了一個dqs引腳。將傳輸信號dq[7:0]所使用的信號引腳記為dq引腳。此外，信號dq[7:0]由分別的dq引腳發送，但為了使說明簡略，圖3表示了一個dq引腳。將傳輸信號ren和re所使用的信號引腳記為re引腳。此外，信號ren和re由分別的re引腳發送，但為了使說明簡略，圖3表示了一個re引腳。將傳輸信號ale所使用的信號引腳記為ale引腳。將傳輸信號cle所使用的信號引腳記為cle引腳。將傳輸信號wen所使用的信號引腳記為we引腳。將傳輸信號ce0n所使用的信號引腳記為第1ce引腳。將傳輸信號ce1n所使用的信號引腳記為第2ce引腳。
[0071]
封裝體20a的輸入輸出引腳群組200和201分別包括多個信號引腳。與存儲器控制器10的輸入輸出引腳群組100和101同樣地，封裝體20a的輸入輸出引腳群組200和201的多個信號引腳包括dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳。在輸入輸出引腳群組200中，將傳輸信號ce00n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組200中，將傳輸信號ce02n所使用的信號引腳記為第2ce引腳。在輸入輸出引腳群組201中，將傳輸信號ce01n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組201中，將傳輸信號ce03n所使用的信號引腳記為第2ce引腳。
[0072]
封裝體20b的輸入輸出引腳群組200和201分別包括多個信號引腳。與存儲器控制
器10的輸入輸出引腳群組100和101同樣地，封裝體20b的輸入輸出引腳群組200和201的多個信號引腳包括dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳。在輸入輸出引腳群組200中，將傳輸信號ce10n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組200中，將傳輸信號ce12n所使用的信號引腳記為第2ce引腳。在輸入輸出引腳群組201中，將傳輸信號ce11n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組201中，將傳輸信號ce13n所使用的信號引腳記為第2ce引腳。
[0073]
輸入輸出引腳群組100的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳分別與封裝體20a的輸入輸出引腳群組200的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳連接。另外，輸入輸出引腳群組100的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳分別與封裝體20b的輸入輸出引腳群組201的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳連接。
[0074]
輸入輸出引腳群組100的第1ce引腳與封裝體20a的輸入輸出引腳群組200的第1ce引腳和第2ce引腳分別連接。輸入輸出引腳群組100的第2ce引腳與封裝體20b的輸入輸出引腳群組201的第1ce引腳和第2ce引腳分別連接。
[0075]
輸入輸出引腳群組101的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳分別與封裝體20a的輸入輸出引腳群組201的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳連接。另外，輸入輸出引腳群組101的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳分別與封裝體20b的輸入輸出引腳群組200的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳連接。
[0076]
輸入輸出引腳群組101的第1ce引腳分別與封裝體20a的輸入輸出引腳群組201的第1ce引腳和第2ce引腳連接。輸入輸出引腳群組101的第2ce引腳分別與封裝體20b的輸入輸出引腳群組200的第1ce引腳和第2ce引腳連接。
[0077]
[1-1-4]i/f晶片21的電路結構
[0078]
使用圖4對本實施方式涉及的存儲器系統1所包括的封裝體20a和20b所具備的i/f晶片21的電路結構進行說明。圖4是表示本實施方式涉及的存儲器系統1所包括的封裝體20a所具備的i/f晶片21的構成的一例的電路圖。此外，由於封裝體20b所具備的i/f晶片21與封裝體20a的i/f晶片21具有同樣的構成，因此以下對封裝體20a的i/f晶片21的構成進行說明。
[0079]
i/f晶片21包括輸入輸出引腳群組210a、210b、211a和211b以及odt(on die termination)電路40和41。
[0080]
以下，對封裝體20a包括與信號io_0對應的存儲器晶片22a～22d和與信號io_1對應的存儲器晶片22a～22d的情況進行說明。封裝體20a的與信號io_0對應的存儲器晶片22a～22d例如是與封裝體20a的i/f晶片21的輸入輸出引腳群組210b連接的存儲器晶片22a～22d。封裝體20a的與信號io_1對應的存儲器晶片22a～22d例如是與封裝體20a的i/f晶片21的輸入輸出引腳群組211b連接的存儲器晶片22a～22d。關於i/f晶片21的輸入輸出引腳群組210b和211b的詳情，稍後進行說明。
[0081]
輸入輸出引腳群組210a和210b是與信號io_0對應的引腳群組。輸入輸出引腳群組210a和210b分別包括多個信號引腳。與封裝體20a的輸入輸出引腳群組200同樣地，輸入輸出引腳群組210a和210b的多個信號引腳包括dqs引腳、dq引腳、re引腳、ale引腳、cle引腳、
we引腳、第1ce引腳和第2ce引腳。輸入輸出引腳群組210a的多個信號引腳與封裝體20a的輸入輸出引腳群組200連接。在輸入輸出引腳群組210a中，將傳輸信號ce00n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組210a中，將傳輸信號ce02n所使用的信號引腳記為第2ce引腳。輸入輸出引腳群組210b的多個信號引腳分別與和信號io_0對應的存儲器晶片22a～22d連接。在輸入輸出引腳群組210b中，將傳輸信號ce00n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組210b中，將傳輸信號ce02n所使用的信號引腳記為第2ce引腳。
[0082]
輸入輸出引腳群組211a和211b是與信號io_1對應的引腳群組。輸入輸出引腳群組211a和211b分別包括多個信號引腳。與封裝體20a的輸入輸出引腳群組201同樣地，輸入輸出引腳群組211a和211b的多個信號引腳包括dqs引腳、dq引腳、re引腳、ale引腳、cle引腳、we引腳、第1ce引腳和第2ce引腳。輸入輸出引腳群組211a的多個信號引腳與封裝體20a的輸入輸出引腳群組201連接。在輸入輸出引腳群組211a中，將傳輸信號ce01n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組211a中，將傳輸信號ce03n所使用的信號引腳記為第2ce引腳。輸入輸出引腳群組211b的多個信號引腳分別與和信號io_1對應的存儲器晶片22a～22d連接。在輸入輸出引腳群組211b中，將傳輸信號ce01n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組211b中，將傳輸信號ce03n所使用的信號引腳記為第2ce引腳。
[0083]
odt電路40在信號的輸入輸出時，使用終端電阻來控制在存儲器控制器10的ic晶片11與封裝體20a的i/f晶片21的輸入輸出引腳群組210a之間產生的信號反射。odt電路41在信號的輸入輸出時，使用終端電阻來控制在存儲器控制器10的ic晶片11與封裝體20a的i/f晶片21的輸入輸出引腳群組211a之間產生的信號反射。
[0084]
以下，也將輸入輸出引腳群組210a的任一個信號引腳連接(端接)於終端電阻這一情況記為「使i/f晶片的odt電路導通(on)」或者「i/f晶片的odt電路執行odt動作」。另一方面，也將輸入輸出引腳群組210a的所有信號引腳都不連接(不端接)於終端電阻這一情況記為「不使i/f晶片的odt電路導通或者使i/f晶片的odt電路斷開(off)」或者「i/f晶片的odt電路不執行odt動作」。對於輸入輸出引腳群組211a，也同樣進行標記。
[0085]
odt電路40是與信號io_0對應的電路。odt電路40與輸入輸出引腳群組210a的多個信號引腳以及輸入輸出引腳群組210b的多個信號引腳連接。odt電路41是與信號io_1對應的電路。odt電路41與輸入輸出引腳群組211a的多個信號引腳以及輸入輸出引腳群組211b的多個信號引腳連接。odt電路40和41分別包括io控制電路ctl、邏輯電路lgc、多個開關sw1、多個開關sw2、多個開關sw3、多個電阻元件rt1、多個電阻元件rt2以及多個電阻元件rt3。此外，為了使說明簡略，圖4表示了一個開關sw1、一個開關sw2、一個開關sw3、一個電阻元件rt1、一個電阻元件rt2以及一個電阻元件rt3。由於odt電路41與odt電路40具有同樣的構成，因此以下對odt電路40進行說明。
[0086]
io控制電路ctl與輸入輸出引腳群組210a的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳、以及輸入輸出引腳群組210b的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳和we引腳連接。io控制電路ctl從輸入輸出引腳群組210a接收信號dqs和dqsn、dq、ren和re、ale、cle以及wen。io控制電路ctl調整接收到的信號的波形。io控制電路ctl將調整後的各信號發送給輸入輸出引腳群組210b。另外，io控制電路ctl從輸入輸出引腳群組210b接收
信號dqs和dqsn以及dq。io控制電路ctl將調整後的信號dqs和dqsn以及dq發送給輸入輸出引腳群組210a。
[0087]
邏輯電路lgc是運算電路。邏輯電路lgc與輸入輸出引腳群組210a的re引腳、ale引腳、cle引腳、we引腳、第1ce引腳和第2ce引腳連接。邏輯電路lgc從輸入輸出引腳群組210a接收信號ren和re、ale、cle、wen、ce00n以及ce02n。邏輯電路lgc基於從輸入輸出引腳群組210a接收到的信號，進行邏輯運算。邏輯電路lgc將運算結果作為odt使能信號odt_en(以下，也簡稱為信號odt_en)輸出到多個開關sw1～sw3。信號odt_en是表示是否使i/f晶片21的odt電路40導通的信號。信號odt_en例如在使odt電路40導通時設為「h」電平。邏輯電路lgc例如具備and電路、or電路、nand電路、nor電路、ex-or電路等電路。邏輯電路lgc通過這些電路的組合，進行對於接收到的信號的邏輯運算。關於邏輯電路lgc的處理的詳情，稍後進行說明。
[0088]
信號ce00n在輸入輸出引腳群組210a的第1ce引腳與輸入輸出引腳群組210b的第1ce引腳之間傳輸。信號ce02n在輸入輸出引腳群組210a的第2ce引腳與輸入輸出引腳群組210b的第2ce引腳之間傳輸。
[0089]
多個開關sw1～sw3分別為基於信號odt_en被控制的切換元件。開關sw1～sw3分別可以由電晶體構成。多個電阻元件rt1～rt3分別作為終端電阻發揮功能。多個電阻元件rt1～rt3的每一個的電阻值既可以設為固定值，也可以為可切換為任意值。在可切換為任意值的情況下，例如能夠從存儲器控制器10向i/f晶片21發送專用的指令，根據i/f晶片21的未圖示的寄存器的設定進行切換。
[0090]
開關sw1的一端與輸入輸出引腳群組210a的re引腳連接。開關sw1的另一端與電阻元件rt1的一端連接。在電阻元件rt1的另一端施加電壓vccq/2。電壓vccq例如是向封裝體20a的i/f晶片21供給的電源的電位。
[0091]
開關sw2的一端與輸入輸出引腳群組210a的dq引腳連接。開關sw2的另一端與電阻元件rt2的一端連接。在電阻元件rt2的另一端施加電壓vccq/2。
[0092]
開關sw3的一端與輸入輸出引腳群組210a的dqs引腳連接。開關sw3的另一端與電阻元件rt3的一端連接。在電阻元件rt3的另一端施加電壓vccq/2。
[0093]
在信號odt_en為「h」電平的情況下，開關sw1～sw3的每一個成為導通狀態(連接狀態)。通過開關sw1成為導通狀態，輸入輸出引腳群組210a的re引腳被終結(端接)。通過開關sw2成為導通狀態，輸入輸出引腳群組210a的dq引腳被終結。通過開關sw3成為導通狀態，輸入輸出引腳群組210a的dqs引腳被終結。即，在信號odt_en為「h」電平的期間，i/f晶片21的odt電路40被導通。換言之，如果信號odt_en為「h」電平，則i/f晶片21的odt電路40執行odt動作。另一方面，在信號odt_en為「l」電平的情況下，開關sw1～sw3的每一個成為截止狀態(非連接狀態)。通過開關sw1～sw3的每一個成為截止狀態，輸入輸出引腳群組210a的re引腳、dq引腳和dqs引腳的每一個不被終結。即，在信號odt_en為「l」電平的期間，i/f晶片21的odt電路40不被導通。換言之，如果信號odt_en為「l」電平，則i/f晶片21的odt電路40不執行odt動作。
[0094]
此外，被終結的信號引腳不限定於dqs引腳、dq引腳以及re引腳。另外，作為i/f晶片21中的終結方法，可以選擇與信號dqs和dqsn的轉換(toggle)頻率相適的最優的方法例如ctt(center tapped termination)、pod(pseudo open drain)。在採用pod的情況下，i/f
晶片21也可以具備內部基準電壓vref生成電路，並使其具有如下vref訓練功能：與存儲器控制器10進行寫入訓練(write training)，每次使內部基準電壓vref可變地進行掃描時，生成合格/不合格的結果，由此找到對存儲器晶片22最優的vref電平。
[0095]
[1-1-5]封裝體20a的電路結構
[0096]
使用圖5對本實施方式涉及的存儲器系統1所包括的封裝體20a的電路結構進行說明。圖5是表示本實施方式涉及的存儲器系統1所包括的封裝體20a的構成的一例的電路圖。此外，在圖5中，省略了與封裝體20a所包括的i/f晶片21所具備的odt電路40連接的存儲器晶片22c和22d。另外，省略了i/f晶片21的輸入輸出引腳群組211a和211b以及odt電路41。也省略了與odt電路41連接的存儲器晶片22a～22d。由於封裝體20b與封裝體20a具有同樣的電路結構，因此以下對封裝體20a的電路結構進行說明。
[0097]
存儲器晶片22a～22d分別包括輸入輸出引腳群組220。輸入輸出引腳群組220包括多個信號引腳。與i/f晶片21的輸入輸出引腳群組210b同樣地，輸入輸出引腳群組220的多個信號引腳包括dqs引腳、dq引腳、re引腳、ale引腳、cle引腳、we引腳、第1ce引腳和第2ce引腳。在輸入輸出引腳群組220中，將傳輸信號ce00n所使用的信號引腳記為第1ce引腳。在輸入輸出引腳群組220中，將傳輸信號ce02n所使用的信號引腳記為第2ce引腳。
[0098]
輸入輸出引腳群組210b的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳、we引腳、第1ce引腳和第2ce引腳分別與存儲器晶片22a的輸入輸出引腳群組220的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳、we引腳、第1ce引腳和第2ce引腳連接。
[0099]
輸入輸出引腳群組210b與存儲器晶片22b的輸入輸出引腳群組220之間的連接和輸入輸出引腳群組210b與存儲器晶片22a的輸入輸出引腳群組220之間的連接是同樣的。輸入輸出引腳群組210b與存儲器晶片22c的輸入輸出引腳群組220之間的連接、以及輸入輸出引腳群組210b與存儲器晶片22d的輸入輸出引腳群組220之間的連接也和輸入輸出引腳群組210b與存儲器晶片22a的輸入輸出引腳群組220之間的連接是同樣的。
[0100]
[1-1-6]邏輯電路lgc的處理
[0101]
使用圖6對本實施方式涉及的存儲器系統1所包括的i/f晶片21所具備的邏輯電路lgc的處理進行說明。圖6是表示本實施方式涉及的存儲器系統1所包括的i/f晶片21所具備的邏輯電路lgc的處理的一例的真值表。
[0102]
以下，對於邏輯電路lgc的處理，說明在進行寫入動作或者讀取動作時存儲器系統1進行非目標(non-target)odt動作的例子。在本說明書中，「非目標odt動作」意味著存儲器控制器10不進行訪問的(不選擇的或者不是訪問對象的)封裝體的i/f晶片21將odt電路導通。
[0103]
邏輯電路lgc進行基於圖6的狀態(status)1～8中的任一個的邏輯運算。此外，在圖6中，信號cen為信號ce00n、ce01n、ce02n、ce03n、ce10n、ce11n、ce12n和ce13n中的任一個。在狀態1～8以外的情況下，邏輯電路lgc保持狀態。
[0104]
在狀態1的情況下，信號cen為「h」電平，信號cle為「h」電平，信號ale為「l」電平，信號re為「l」電平，信號ren為「h」電平(圖6的真值表的第1行)。即，狀態1表示了在寫入動作或者讀取動作的指令序列中正在發送指令並且對應的存儲器晶片22為非選擇的狀態。
[0105]
在狀態1的情況下，邏輯電路lgc判斷為當前的狀態是非目標odt動作中的非選擇側。非選擇側表示是與並非訪問對象的存儲器晶片22連接的路徑。邏輯電路lgc將信號odt_
en設為「l」電平。由此，i/f晶片21的非選擇側的odt電路不被導通。
[0106]
在狀態2的情況下，信號cen為「h」電平，信號cle為「l」電平，信號ale為「h」電平，信號re為「l」電平，信號ren為「h」電平(圖6的真值表的第2行)。即，狀態2表示在寫入動作的指令序列中正在發送地址並且對應的存儲器晶片22為非選擇的狀態。
[0107]
在狀態2的情況下，邏輯電路lgc判斷為當前的狀態是寫入動作中、且非選擇側。邏輯電路lgc將信號odt_en設為「h」電平。由此，i/f晶片21的非選擇側的odt電路被導通。
[0108]
在狀態3的情況下，信號cen為「h」電平，信號cle為「l」電平，信號ale為「h」電平，信號re為「h」電平，信號ren為「l」電平(圖6的真值表的第3行)。即，狀態3表示在讀取動作的指令序列中正在發送地址並且對應的存儲器晶片22為非選擇的狀態。
[0109]
在狀態3的情況下，邏輯電路lgc判讀為當前的狀態是讀取動作中、且非選擇側。邏輯電路lgc將信號odt_en設為「l」電平。由此，i/f晶片21的非選擇側的odt電路不被導通。但是，i/f晶片21也可以構成為asic，通過在判斷為讀取(read)時進行與寫入(write)不同的邏輯運算，從而使i/f晶片21的非選擇側的odt電路導通。
[0110]
在狀態4的情況下，信號cen為「h」電平，信號cle為「l」電平，信號ale為「l」電平，信號re為「h」或「l」電平，信號ren為「l」或「h」電平(圖6的真值表的第4行)。
[0111]
在狀態4的情況下，邏輯電路lgc保持狀態。邏輯電路lgc保持狀態2或狀態3的信號odt_en，直到轉變為狀態1或狀態5。即，i/f晶片21的非選擇側的odt電路維持導通狀態或斷開狀態。
[0112]
在狀態5的情況下，信號cen為「l」電平，信號cle為「h」電平，信號ale為「l」電平，信號re為「l」電平，信號ren為「h」電平(圖6的真值表的第5行)。即，狀態5表示在寫入動作或者讀取動作的指令序列中正在發送指令並且對應的存儲器晶片22為選擇的狀態。
[0113]
在狀態5的情況下，邏輯電路lgc判斷為當前的狀態是非目標odt動作中的選擇側。選擇側表示是與作為訪問對象的存儲器晶片22連接的路徑。邏輯電路lgc將信號odt_en設為「l」電平。由此，i/f晶片21的選擇側的odt電路不被導通。
[0114]
在狀態6的情況下，信號cen為「l」電平，信號cle為「l」電平，信號ale為「h」電平，信號re為「l」電平，信號ren為「h」電平(圖6的真值表的第6行)。即，狀態6表示在寫入動作的指令序列中正在發送地址並且對應的存儲器晶片22為選擇的狀態。
[0115]
在狀態6的情況下，邏輯電路lgc判斷為當前的狀態是寫入動作中、且選擇側。邏輯電路lgc將信號odt_en設為「l」電平。由此，i/f晶片21的選擇側的odt電路不被導通。
[0116]
在狀態7的情況下，信號cen為「l」電平，信號cle為「l」電平，信號ale為「h」電平，信號re為「h」電平，信號ren為「l」電平(圖6的真值表的第7行)。即，狀態7表示在讀取動作的指令序列中正在發送地址並且對應的存儲器晶片22為選擇的狀態。
[0117]
在狀態7的情況下，邏輯電路lgc判斷為當前的狀態是讀取動作中、且選擇側。邏輯電路lgc將信號odt_en設為「l」電平。由此，i/f晶片21的選擇側的odt電路不被導通。
[0118]
在狀態8的情況下，信號cen為「l」電平，信號cle為「l」電平，信號ale為「l」電平，信號re為「h」或「l」電平，信號ren為「l」或「h」電平(圖6的真值表的第8行)。在狀態8的情況下，邏輯電路lgc保持狀態。邏輯電路lgc保持狀態6或狀態7的信號odt_en，直到轉變為狀態1或狀態5。即，i/f晶片21的選擇側的odt電路維持導通狀態或者斷開狀態。
[0119]
[1-2]非目標odt動作
[0120]
本實施方式涉及的存儲器系統1進行非目標odt動作。以下，說明存儲器控制器10在通道ch0中訪問封裝體20a的與信號io_0對應的存儲器晶片22a～22d中的任一個、且不訪問封裝體20b的與信號io_1對應的存儲器晶片22a～22d的例子。換言之，對封裝體20a的i/f晶片21的odt電路40為選擇側、且封裝體20b的i/f晶片21的odt電路41為非選擇側的情況進行說明。
[0121]
首先，使用圖7對進行寫入動作時的非目標odt動作進行說明。圖7是在本實施方式涉及的存儲器系統1中伴隨非目標odt動作的寫入動作的時間圖。此外，圖7的斜線部分表示是沒有特別定義的值。
[0122]
在時刻t1，存儲器控制器10在通道ch0中將信號ce0n設為「l」電平。由此，封裝體20a的與信號io_0對應的存儲器晶片22a～22d中的任一個成為選擇狀態的對象。另外，存儲器控制器10將信號ce1n設為「h」電平。存儲器控制器10在此後也將信號ce1n維持在「h」電平。由此，封裝體20b的與信號io_1對應的存儲器晶片22a～22d成為非選擇狀態。存儲器控制器10將信號cle設為「h」電平。存儲器控制器10將信號ale設為「l」電平。存儲器控制器10將信號ren設為「h」電平。存儲器控制器10將信號re設為「l」電平。
[0123]
在時刻t1到時刻t2之間，存儲器控制器10將寫入指令80h作為信號dq向封裝體20a和20b的每一個發送。信號wen按照信號dq轉換(toggled，觸發)。
[0124]
在時刻t1到時刻t2之間，向選擇側的封裝體20a輸入的信號處於圖6的狀態5(status 5)的狀態。因此，封裝體20a的odt電路40的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t1到時刻t2之間即可。由此，odt電路40的開關sw1～sw3的每一個成為截止狀態。其結果，封裝體20a的i/f晶片21的輸入輸出引腳群組210a的dqs引腳、dq引腳和re引腳的每一個都不被終結。即，在封裝體20a中，i/f晶片21的odt電路40不被導通。
[0125]
在時刻t1到時刻t2之間，向非選擇側的封裝體20b輸入的信號處於圖6的狀態1(status 1)的狀態。因此，封裝體20b的odt電路41的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t1到時刻t2之間即可。由此，odt電路41的開關sw1～sw3的每一個成為截止狀態。其結果，封裝體20b的i/f晶片21的輸入輸出引腳群組211a的dqs引腳、dq引腳和re引腳的每一個都不被終結。即，在封裝體20b中，i/f晶片21的odt電路41不被導通。
[0126]
在時刻t2，存儲器控制器10將信號cle設為「l」電平，將信號ale設為「h」電平。
[0127]
在時刻t2到時刻t3之間，存儲器控制器10將地址ad1～ad5(例如5個周期的地址信號)作為信號dq向封裝體20a和20b的每一個發送。信號wen按照信號dq轉換。
[0128]
在時刻t2到時刻t3之間，向選擇側的封裝體20a輸入的信號處於圖6的狀態6(status 6)的狀態。因此，封裝體20a的odt電路40的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t2到時刻t3之間即可。其結果，在封裝體20a中，i/f晶片21的odt電路40不被導通。
[0129]
在時刻t2到時刻t3之間，向非選擇側的封裝體20b輸入的信號處於圖6的狀態2(status 2)的狀態。因此，封裝體20b的odt電路41的邏輯電路lgc將信號odt_en設為「h」電平。將信號odt_en設為「h」電平的定時只要是時刻t2到時刻t3之間即可。由此，odt電路41的開關sw1～sw3的每一個成為導通狀態。其結果，封裝體20b的i/f晶片21的輸入輸出引腳群
組211a的dqs引腳、dq引腳和re引腳的每一個都被終結。即，在封裝體20b中，i/f晶片21的odt電路41被導通。
[0130]
在時刻t3，存儲器控制器10將信號ale設為「l」電平。
[0131]
在時刻t3到時刻t4之間，存儲器控制器10將數據d0～dn(n為1以上的整數)作為信號dq向封裝體20a和20b發送。信號dqs和dqsn按照信號dq轉換。
[0132]
在時刻t3到時刻t4之間，向選擇側的封裝體20a輸入的信號處於圖6的狀態8(status 8)的狀態。因此，封裝體20a的odt電路40的邏輯電路lgc將信號odt_en維持在「l」電平。即，在封裝體20a中，i/f晶片21的odt電路40維持斷開狀態。
[0133]
在時刻t3到時刻t4之間，向非選擇側的封裝體20b輸入的信號處於圖6的狀態4(status 4)的狀態。因此，封裝體20b的odt電路41的邏輯電路lgc將信號odt_en維持在「h」電平。即，在封裝體20b中，i/f晶片21的odt電路41維持導通狀態。
[0134]
在時刻t4，存儲器控制器10將信號cle設為「h」電平。
[0135]
在時刻t4到時刻t5之間，存儲器控制器10將寫入執行指令10h作為信號dq向封裝體20a和20b的每一個發送。信號wen按照信號dq轉換。
[0136]
在時刻t4到時刻t5之間，向選擇側的封裝體20a輸入的信號處於圖6的狀態5(status 5)的狀態。因此，封裝體20a的odt電路40的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t4到時刻t5之間即可。其結果，在封裝體20a中，i/f晶片21的odt電路40不被導通。
[0137]
在時刻t4到時刻t5之間，向非選擇側的封裝體20b輸入的信號處於圖6的狀態1(status 1)的狀態。因此，封裝體20b的odt電路41的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t4到時刻t5之間即可。其結果，在封裝體20b中，i/f晶片21的odt電路41被斷開。
[0138]
此外，例如與信號ce0n從「h」電平轉變為「l」電平相應地，封裝體20a的odt電路40的邏輯電路lgc也可以將信號odt_en設為「l」電平。在該情況下，在封裝體20a中，i/f晶片21的odt電路40也被斷開。
[0139]
接著，使用圖8對進行讀取動作時的非目標odt動作進行說明。圖8是在本實施方式涉及的存儲器系統1中不伴隨非目標odt動作的讀取動作的時間圖。此外，圖8的斜線部分表示是沒有特別定義的值。
[0140]
在時刻t11，存儲器控制器10在通道ch0中將信號ce0n設為「l」電平。由此，封裝體20a的與信號io_0對應的存儲器晶片22a～22d中的任一個成為選擇狀態的對象。另外，存儲器控制器10將信號ce1n設為「h」電平。存儲器控制器10此後也將信號ce1n維持在「h」電平。由此，封裝體20b的與信號io_1對應的存儲器晶片22a～22d成為非選擇狀態。存儲器控制器10將信號cle設為「h」電平。存儲器控制器10將信號ale設為「l」電平。存儲器控制器10將信號ren設為「h」電平。存儲器控制器10將信號re設為「l」電平。
[0141]
在時刻t11到時刻t12之間，存儲器控制器10將讀取指令00h作為信號dq向封裝體20a和20b的每一個發送。信號wen按照信號dq轉換。
[0142]
在時刻t11到時刻t12之間，向選擇側的封裝體20a輸入的信號處於圖6的狀態5(status 5)的狀態。因此，封裝體20a的odt電路40的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t11到時刻t12之間即可。其結果，在封裝
體20a中，i/f晶片21的odt電路40不被導通。
[0143]
在時刻t11到時刻t12之間，向非選擇側的封裝體20b輸入的信號處於圖6的狀態1(status 1)的狀態。因此，封裝體20b的odt電路41的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t11到時刻t12之間即可。其結果，在封裝體20b中，i/f晶片21的odt電路41不被導通。
[0144]
在時刻t12，存儲器控制器10將信號cle設為「l」電平，將信號ale設為「h」電平。
[0145]
在時刻t13，存儲器控制器10將信號ren設為「l」電平，將信號re設為「h」電平。
[0146]
在時刻t13到時刻t14之間，存儲器控制器10將地址ad1～ad5(例如5個周期的地址信號)作為信號dq向封裝體20a和20b的每一個發送。信號wen按照信號dq轉換。
[0147]
在時刻t13到時刻t14之間，向選擇側的封裝體20a輸入的信號處於圖6的狀態7(status 7)的狀態。因此，封裝體20a的odt電路40的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t13到時刻t14之間即可。其結果，在封裝體20a中，i/f晶片21的odt電路40不被導通。
[0148]
在時刻t13到時刻t14之間，向非選擇側的封裝體20b輸入的信號處於圖6的狀態3(status 3)的狀態。因此，封裝體20b的odt電路41的邏輯電路lgc將信號odt_en設為「l」電平。將信號odt_en設為「l」電平的定時只要是時刻t13到時刻t14之間即可。其結果，在封裝體20b中，i/f晶片21的odt電路41不被導通。
[0149]
在時刻t14，存儲器控制器10將信號cle設為「h」電平，將信號ale設為「l」電平。
[0150]
在時刻t14到時刻t15之間，存儲器控制器10將讀取執行指令30h作為信號dq向封裝體20a和20b的每一個發送。信號wen按照信號dq轉換。
[0151]
在時刻t14到時刻t15之間，向選擇側的封裝體20a輸入的信號不處於圖6的狀態1～8的狀態。因此，封裝體20a的odt電路40的邏輯電路lgc將信號odt_en維持在「l」電平。即，在封裝體20a中，i/f晶片21的odt電路40維持斷開狀態。
[0152]
在時刻t14到時刻t15之間，向非選擇側的封裝體20b輸入的信號不處於圖6的狀態1～8的狀態。因此，封裝體20b的odt電路41的邏輯電路lgc將信號odt_en維持在「l」電平。即，在封裝體20b中，i/f晶片21的odt電路41維持斷開狀態。
[0153]
在通道ch0中，封裝體20a的i/f晶片21的odt電路40為非選擇側、封裝體20b的i/f晶片21的odt電路41為選擇側的情況下的非目標odt動作也同樣地執行。在該情況下，在寫入動作中的至少數據d0～dn作為信號dq而正在被轉送的期間，在封裝體20a中，i/f晶片21的odt電路40被導通。在寫入動作中，在封裝體20b中，i/f晶片21的odt電路41不被導通。另外，在讀取動作中，封裝體20a的i/f晶片21的odt電路40和封裝體20b的i/f晶片21的odt電路41均不被導通。
[0154]
另外，在通道ch1中，封裝體20a的i/f晶片21的odt電路41為選擇側、封裝體20b的i/f晶片21的odt電路40為非選擇側的情況下的非目標odt動作也同樣地執行。在該情況下，在寫入動作中，在封裝體20a中，i/f晶片21的odt電路41不被導通。在寫入動作中的至少數據d0～dn作為信號dq而正在被轉送的期間，在封裝體20b中，i/f晶片21的odt電路40被導通。另外，在讀取動作中，封裝體20a的i/f晶片21的odt電路41和封裝體20b的i/f晶片21的odt電路40均不被導通。
[0155]
在通道ch1中，封裝體20a的i/f晶片21的odt電路41為非選擇側、封裝體20b的i/f
晶片21的odt電路40為選擇側的情況下的非目標odt動作也同樣地執行。在該情況下，在寫入動作中的至少數據d0～dn作為信號dq而正在被轉送的期間，在封裝體20a中，i/f晶片21的odt電路41被導通。在寫入動作中，在封裝體20b中，i/f晶片21的odt電路40不被導通。另外，在讀取動作中，封裝體20a的i/f晶片21的odt電路41和封裝體20b的i/f晶片21的odt電路40均不被導通。
[0156]
[1-3]效果
[0157]
在本實施方式涉及的存儲器系統1中，設置有兩個封裝體20a和20b。封裝體20a和20b分別包括i/f晶片21以及多個存儲器晶片22。i/f晶片21包括odt電路。odt電路控制i/f晶片21中的odt動作。i/f晶片21的odt電路在寫入動作中，相對於存儲器控制器10不進行訪問的封裝體而導通。由此，能夠抑制來自不進行訪問的封裝體的信號反射。因此，能夠提高存儲器系統1的動作可靠性。
[0158]
另外，在本實施方式涉及的存儲器系統1中，存儲器控制器10為了控制i/f晶片21的odt電路而控制信號re和ren。i/f晶片21的odt電路基於信號re和ren而導通或斷開。因此，存儲器控制器10可以不發布用於將i/f晶片21的odt電路導通或斷開的指令。由此，能夠削減指令開銷。因此，能夠使存儲器系統1的工作高速化。
[0159]
[2]第2實施方式
[0160]
對第2實施方式進行說明。本實施方式涉及的存儲器系統1a具備封裝體20aa和20ab。封裝體20aa和20ab的結構、i/f晶片21a的電路結構、封裝體20aa和20ab的電路結構以及存儲器晶片22a(22aa～22ad)的電路結構與第1實施方式不同。以下，以與第1實施方式不同之處為中心進行說明。
[0161]
[2-1]封裝體20aa和20ab的結構
[0162]
使用圖9對本實施方式涉及的存儲器系統1a所包括的封裝體20aa和20ab的結構進行說明。圖9是表示本實施方式涉及的存儲器系統1a的結構的一例的剖面圖。
[0163]
封裝體20aa和20ab分別除了第1實施方式涉及的封裝體20a和20b的結構之外還包括布線29。布線29用於從i/f晶片21a向存儲器晶片22ad傳輸odt使能信號odt_en(以下，也簡稱為信號odt_en)。存儲器晶片22ad經由布線29與布線25d連接。封裝體20aa和20ab的其他結構與第1實施方式是同樣的。存儲器控制器10以及印刷基板30的結構與第1實施方式是同樣的。
[0164]
[2-2]i/f晶片21a的電路結構
[0165]
使用圖10對本實施方式涉及的存儲器系統1a所包括的封裝體20aa和20ab所具備的i/f晶片21a的電路結構進行說明。圖10是表示本實施方式涉及的存儲器系統1a所包括的封裝體20aa所具備的i/f晶片21a的構成的一例的電路圖。此外，由於封裝體20ab所具備的i/f晶片21a與封裝體20aa的i/f晶片21a具有同樣的構成，因此以下對封裝體20aa的i/f晶片21a的構成進行說明。
[0166]
在i/f晶片21a中，輸入輸出引腳群組210ab和211ab分別還包括用於傳輸信號odt_en的信號引腳。以下，將傳輸信號odt_en所使用的信號引腳記為odt引腳。i/f晶片21a的其他構成與第1實施方式是同樣的。
[0167]
輸入輸出引腳群組210ab的odt引腳與odt電路40a的邏輯電路lgca連接。輸入輸出引腳群組211ab的odt引腳與odt電路41a的邏輯電路lgca連接。
[0168]
odt電路40a的邏輯電路lgca將信號odt_en發送給輸入輸出引腳群組210ab的odt引腳。向輸入輸出引腳群組210ab發送的信號odt_en也可以與向多個開關sw1～sw3輸出的信號odt_en相同。odt電路41a的邏輯電路lgca將信號odt_en發送給輸入輸出引腳群組211ab的odt引腳。向輸入輸出引腳群組211ab發送的信號odt_en也可以與向多個開關sw1～sw3輸出的信號odt_en相同。
[0169]
[2-3]封裝體20aa的電路結構
[0170]
使用圖11對本實施方式涉及的存儲器系統1a所包括的封裝體20aa的電路結構進行說明。圖11是表示本實施方式涉及的存儲器系統1a所包括的封裝體20aa的構成的一例的電路圖。此外，在圖11中，省略了與封裝體20aa所包括的i/f晶片21a所具備的odt電路40a連接的存儲器晶片22ab和22ac。另外，省略了i/f晶片21a的輸入輸出引腳群組211aa和211ab以及odt電路41a。也省略了與odt電路41a連接的存儲器晶片22aa～22ad。由於封裝體20ab與封裝體20aa具有同樣的電路結構，因此以下對封裝體20aa的電路結構進行說明。
[0171]
在與odt電路40a連接的各存儲器晶片22a中，輸入輸出引腳群組220a還包括odt引腳。輸入輸出引腳群組210ab的odt引腳與和i/f晶片21a的odt電路40a連接的存儲器晶片22ad的輸入輸出引腳群組220a的odt引腳連接。輸入輸出引腳群組210ab的odt引腳與存儲器晶片22ad的odt引腳經由布線29連接。輸入輸出引腳群組210ab的其他信號引腳與和odt電路40a連接的各存儲器晶片22a的輸入輸出引腳群組220a的其他信號引腳的連接與第1實施方式是同樣的。此外，與odt電路40a連接的存儲器晶片22aa～22ac的輸入輸出引腳群組220a的每一個也可以不具有odt引腳。
[0172]
[2-4]存儲器晶片22a的電路結構
[0173]
使用圖12對本實施方式涉及的存儲器系統1a所包括的封裝體20aa的存儲器晶片22a的電路結構進行說明。圖12是表示本實施方式涉及的存儲器系統1a所包括的封裝體20aa的與信號io_0對應的存儲器晶片22ad的構成的一例的電路圖。此外，由於封裝體20aa的與信號io_0對應的存儲器晶片22aa～22ac以及封裝體20aa的與信號io_1對應的存儲器晶片22aa～22ad和封裝體20aa的與信號io_0對應的存儲器晶片22ad具有同樣的構成，因此以下對封裝體20aa的與信號io_0對應的存儲器晶片22ad的構成進行說明。
[0174]
存儲器晶片22ad還包括odt電路50a。
[0175]
輸入輸出引腳群組220a包括多個信號引腳。輸入輸出引腳群組220a的多個信號引腳與i/f晶片21a連接。與i/f晶片21a的輸入輸出引腳群組210ab同樣地，輸入輸出引腳群組220a的多個信號引腳包括dqs引腳、dq引腳、re引腳、ale引腳、cle引腳、we引腳、第1ce引腳、第2ce引腳和odt引腳。
[0176]
與信號io_0對應的存儲器晶片22ad的odt電路50a在信號的輸入輸出時，使用終端電阻來控制在i/f晶片21a的輸入輸出引腳群組210ab與存儲器晶片22ad的輸入輸出引腳群組220a之間產生的信號反射。
[0177]
以下，也將輸入輸出引腳群組220a的任一個信號引腳連接(端接)於終端電阻這一情況記為「使存儲器晶片的odt電路導通」或者「存儲器晶片的odt電路執行odt動作」。另一方面，也將輸入輸出引腳群組220a的所有信號引腳都不連接(不端接)於終端電阻這一情況記為「不使存儲器晶片的odt電路導通或者使存儲器晶片的odt電路斷開」或者「存儲器晶片的odt電路不執行odt動作」。
[0178]
odt電路50a與輸入輸出引腳群組220a連接。odt電路50a包括io控制電路ctlnd、邏輯電路lgcnd、多個開關sw4、多個開關sw5、多個開關sw6、多個電阻元件rt4、多個電阻元件rt5、多個電阻元件rt6。此外，為了使說明簡略，圖12表示了一個開關sw4、一個開關sw5、一個開關sw6、一個電阻元件rt4、一個電阻元件rt5以及一個電阻元件rt6。
[0179]
io控制電路ctlnd與輸入輸出引腳群組220a的dqs引腳、dq引腳、re引腳、ale引腳、cle引腳、we引腳、第1ce引腳、第2ce引腳和odt引腳以及邏輯電路lgcnd連接。io控制電路ctlnd從輸入輸出引腳群組220a接收信號dqs和dqsn、dq、ren和re、ale、cle、wen、ce00、ce02和odt_en。io控制電路ctlnd調整從輸入輸出引腳群組220a接收到的信號的波形。io控制電路ctlnd將調整後的各信號發送給未圖示的後段的電路。另外，io控制電路ctlnd將調整後的信號ren和re、ale、cle、wen、ce00、ce02以及odt_en發送給邏輯電路lgcnd。
[0180]
邏輯電路lgcnd是運算電路。邏輯電路lgcnd與io控制電路ctlnd連接。邏輯電路lgcnd從io控制電路ctlnd接收信號ren和re、ale、cle、wen、ce00n、ce02n以及odt_en。邏輯電路lgcnd基於從io控制電路ctlnd接收到的各信號，進行邏輯運算。在圖6的狀態2或狀態6的情況下，邏輯電路lgcnd將使接收到的信號odt_en的邏輯電平反轉後的信號作為信號odt_ennd輸出到多個開關sw4～sw6。另一方面，在圖6的狀態2及狀態6以外的情況下，邏輯電路lgcnd將接收到的信號odt_en作為信號odt_ennd輸出到多個開關sw4～sw6。邏輯電路lgcnd例如具備and電路、or電路、n and電路、nor電路、ex-or電路等電路。邏輯電路lgcnd通過這些電路的組合，進行對於接收到的信號的邏輯運算。此外，邏輯電路lgcnd也可以僅基於接收到的信號odt_en的邏輯，輸出信號odt_ennd。
[0181]
多個開關sw4～sw6分別為基於信號odt_ennd被控制的切換元件。開關sw4～sw6分別可以由電晶體構成。多個電阻元件rt4～rt6分別作為終端電阻發揮功能。
[0182]
開關sw4的一端與輸入輸出引腳群組220a的re引腳連接。開關sw4的另一端與電阻元件rt4的一端連接。在電阻元件rt4的另一端施加電壓vccq/2。
[0183]
開關sw5的一端與輸入輸出引腳群組220a的dq引腳連接。開關sw5的另一端與電阻元件rt5的一端連接。在電阻元件rt5的另一端施加電壓vccq/2。
[0184]
開關sw6的一端與輸入輸出引腳群組220a的dqs引腳連接。開關sw6的另一端與電阻元件rt6的一端連接。在電阻元件rt6的另一端施加電壓vccq/2。
[0185]
在信號odt_ennd為「h」電平的情況下，開關sw4～sw6的每一個成為導通狀態。通過開關sw4成為導通狀態，輸入輸出引腳群組220a的re引腳被終結。通過開關sw5成為導通狀態，輸入輸出引腳群組220a的dq引腳被終結。通過開關sw6成為導通狀態，輸入輸出引腳群組220a的dqs引腳被終結。即，在信號odt_ennd為「h」電平的期間，存儲器晶片22ad的odt電路50a被導通。換言之，如果信號odt_ennd為「h」電平，則存儲器晶片22ad的odt電路50a執行odt動作。另一方面，在信號odt_ennd為「l」電平的情況下，開關sw4～sw6的每一個成為截止狀態。通過開關sw4～sw6的每一個成為截止狀態，輸入輸出引腳群組220a的re引腳、dq引腳和dqs引腳的每一個都不被終結。即，在信號odt_ennd為「l」電平的期間，存儲器晶片22ad的odt電路50a不被導通。換言之，如果信號odt_ennd為「l」電平，則存儲器晶片22ad的odt電路50a不執行odt動作。
[0186]
此外，被終結的信號引腳不限定於dqs引腳、dq引腳和re引腳。
[0187]
[2-5]非目標odt動作
[0188]
本實施方式涉及的存儲器系統1a進行非目標odt動作。以下，說明存儲器控制器10在通道ch0中訪問封裝體20aa的與信號io_0對應的存儲器晶片22aa～22ad中的存儲器晶片22ad、且不訪問封裝體20ab的與信號io_1對應的存儲器晶片22aa～22ad的例子。伴隨非目標odt動作的寫入動作的時間圖與圖7相同。不伴隨非目標odt動作的讀取動作的時間圖與圖8相同。
[0189]
首先，使用圖7對進行寫入動作時的非目標odt動作進行說明。在本實施方式中，除了在第1實施方式中說明的動作之外還進行以下動作。
[0190]
在時刻t2到時刻t3之間，向選擇側的封裝體20aa輸入的信號處於圖6的狀態6(status 6)的狀態。因此，在封裝體20aa的與信號io_0對應的存儲器晶片22ad中，邏輯電路lgcnd將使從i/f晶片21a接收到的「l」電平的信號odt_en的邏輯電平反轉後的「h」電平的信號作為信號odt_ennd進行輸出。由此，作為訪問對象的存儲器晶片22ad的odt電路50a的開關sw4～sw6的每一個成為導通狀態。其結果，封裝體20aa的與信號io_0對應的存儲器晶片22ad的輸入輸出引腳群組220a的dqs引腳、dq引腳和re引腳的每一個都被終結。即，在選擇側的封裝體20aa中，與信號io_0對應的存儲器晶片22ad的odt電路50a被導通。
[0191]
在時刻t2到時刻t3之間，向非選擇側的封裝體20ab輸入的信號處於圖6的狀態2(status 2)的狀態。因此，在封裝體20ab的與信號io_1對應的存儲器晶片22ad中，邏輯電路lgcnd將使從i/f晶片21a接收到的「h」電平的信號odt_en的邏輯電平反轉後的「l」電平的信號作為信號odt_ennd進行輸出。由此，並非訪問對象的存儲器晶片22ad的odt電路50a的開關sw4～sw6的每一個成為截止狀態。其結果，封裝體20ab的與信號io_1對應的存儲器晶片22ad的輸入輸出引腳群組220a的dqs引腳、dq引腳和re引腳的每一個都不被終結。即，在非選擇側的封裝體20ab中，與信號io_1對應的存儲器晶片22ad的odt電路50a不被導通。
[0192]
此外，在上述以外的期間，在封裝體20aa中，與信號io_0對應的存儲器晶片22ad的odt電路50a不被導通，在封裝體20ab中，與信號io_1對應的存儲器晶片22ad的odt電路50a不被導通。
[0193]
進行讀取動作時的非目標odt動作與第1實施方式是同樣的。在數據的讀取時，在封裝體20aa中，與信號io_0對應的存儲器晶片22ad的odt電路50a不被導通，在封裝體20ab中，與信號io_1對應的存儲器晶片22ad的odt電路50a不被導通。
[0194]
[2-6]效果
[0195]
根據本實施方式涉及的構成，實現與第1實施方式同樣的效果。
[0196]
另外，在本實施方式涉及的構成中，i/f晶片21a的存儲器晶片側的輸入輸出引腳群組210ab具有用於發送信號odt_en的odt引腳。存儲器晶片22aa～22ad的每一個的輸入輸出引腳群組220a具有用於接收信號odt_en的odt引腳。存儲器晶片22aa～22ad分別包括odt電路50a。odt電路50a控制對應的存儲器晶片22a中的odt動作。i/f晶片21a的odt引腳與位於離i/f晶片21a最遠的位置的存儲器晶片22ad的odt引腳連接。存儲器晶片22ad的odt電路50a在寫入動作中相對於存儲器控制器10a正在訪問的封裝體而基於從i/f晶片21a接收到的信號odt_en被導通。由此，能夠抑制來自位於離i/f晶片21a最遠的位置的存儲器晶片22ad的信號反射。因此，能夠提高存儲器系統1a的動作可靠性。
[0197]
[3]變形例等
[0198]
如上所述，實施方式涉及的存儲器系統具備第1封裝體(20a)、第2封裝體(20b)和
控制器(10)，第1封裝體(20a)包括：能夠存儲數據的第1存儲器晶片(22a/22b/22c/22d)；和包括基於第1信號(re/ren)控制odt(on die termination)動作的第1電路(40/41)的第1晶片(21)，第1信號(re/ren)是存儲於第1存儲器晶片的數據的讀取的控制信號，第2封裝體(20b)包括：能夠存儲數據的第2存儲器晶片(22a/22b/22c/22d)；和包括基於第1信號控制odt動作的第2電路(40/41)的第2晶片(21)，控制器(10)向第1晶片和第2晶片發送第1信號。
[0199]
此外，實施方式並非限定於上述說明的方式，可以進行各種變形。
[0200]
雖然說明了本發明的幾個實施方式，但這些實施方式是作為例子提示的，並非旨在限定發明的範圍。這些實施方式可以通過其他各種方式來實施，可以在不脫離發明的宗旨的範圍內進行各種省略、替換、變更。這些實施方式及其變形包含在發明的範圍和宗旨中，同樣包含在專利權利要求書所記載的發明及其均等的範圍內。