具有晶片上端接器的半導體集成電路的製作方法
2023-10-08 07:59:19 1
專利名稱：具有晶片上端接器的半導體集成電路的製作方法
技術領域：
本發明涉及一種半導體集成電路，具體涉及具有用於終止總線的總線端接電路的半導體集成電路。
背景技術：
為了抑制由接收方或發送方的集成電路器件引起的信號反射，可以由端接電阻器來終止用於在不同集成電路器件(如微處理器、晶片組、存儲器、存儲器控制器、圖形控制器)之間發送信號的總線。信號反射負面地影響信號的完整。具體上，在支持高速運算的系統中，信號反射更為負面地影響信號的完整。因此，必須終止用於發送信號的總線。一般，應當向總線提供端接電阻器，它應該儘可能近地靠近集成電路器件，以便抑制信號反射(或以便確實地終止總線)。
近些年來，越來越需要縮小諸如微處理器或專用集成電路(ASIC，application specific integrated circuit)的非易失性存儲器的尺寸。已經開發了球形網格陣列(BGA，ball grid array)作為半導體封裝體來滿足這個需要。BGA是這樣的陣列，其中在封裝體的底端布置了外部埠(球形引線)以便可以進行多引腳布置。BGA型半導體集成電路封裝體採用了引腳網格陣列(PGA，pin grid array)概念以及倒裝晶片概念。與傳統的四方扁平封裝(QFP，quad flat package)相比較，BGA型半導體集成電路封裝體有利地減小了由半導體封裝體佔用的空間，改善了電和熱傳導性並且節省了多引腳布置(300個引腳或更多)中的成本。
在傳統的BGA封裝體中，布置在封裝體的底端上的外部埠被電連接到總線。當總線被終止時，布置在靠近封裝體的中央的外部埠與接近封裝體的邊緣的外部埠相比較，相對遠離相應的端接電阻器。即，在置於靠近封裝體的中央的外部總線和它們的相應端接電阻器之間存在剩餘總線。該剩餘總線導致信號反射。因此，在使用BGA型半導體集成電路封裝體的情況下，用於增進信號完整的端接結構可能是必要的。為了滿足這個需要，已經提出了其中端接總線的片上端接結構。在此使用的術語「片上端接」可以是「晶片上端接」或「有效端接」的同義詞。
在題為「晶片上端接」的美國專利第6,157,206中公開了片上端接結構的一個示例，其中半導體集成電路器件包括晶片上輸入緩衝器、端接電路和阻抗控制電路。該端接電路被構造在集成電路器件中，以終止連接到輸入緩衝器的總線。阻抗控制電路連接到外部參考電阻器，並且控制端接電路的阻抗以具有與外部電阻器相同的值。
輸入緩衝器(或輸出緩衝器)和端接電路可以被布置在一個焊接區周圍，以便降低在長信號線路的噪聲引起的影響。
發明內容
在一個示範實施例中，本發明提供了一種半導體集成電路，其中，有效地布置焊接區、輸入緩衝器(或輸出緩衝器)和端接電路。
在一個示範實施例中，本發明提供了一種半導體集成電路布局，其中，可以有效地布置焊接區、輸入緩衝器(或輸出緩衝器)和端接電路以減小半導體集成電路的尺寸。
在一個示範實施例中，本發明針對一種半導體集成電路，該半導體集成電路包括連接到至少一條總線的至少一個焊接區、用於通過所述焊接區從內部電路向外部發送信號的發送器、用於終止接所述總線的端接電路。發送器和端接電路可以布置在焊接區周圍。
在另一個示範實施例中，所述焊接區是具有四條邊的矩形或正方形的焊接區。
在另一個示範實施例中，所述發送器具有多個連接在電源電壓和焊接區之間的上拉電晶體和多個連接在焊接區和接地電壓之間的下拉電晶體。所述端接電路具有多個連接在電源電壓和焊接區之間的上拉電阻器和多個連接在焊接區和接地電壓之間的下拉電阻器。
在另一個示範實施例中，所述發送器的上拉和下拉電晶體被布置為面向矩形或正方形焊接區的第一和第二邊。所述端接電路的上拉和下拉電阻器被布置為面向矩形或正方形焊接區的第三和第四邊。
在另一個示範實施例中，本發明針對半導體集成電路，它包括連接到總線並且具有四條邊的矩形或正方形焊接區、用於通過所述焊接區從內部電路向外部發送信號的發送器、用於終止所述總線的端接電路。所述發送器被布置為面向矩形或正方形焊接區的第一和第二邊。所述端接電路被布置為面向矩形或正方形焊接區的第三和第四邊。
在另一個示範實施例中，半導體集成電路包括連接到至少一條總線的至少一個焊接區、用於通過所述焊接區從內部電路向外部發送信號的發送器、用於終止所述總線的端接電路。所述發送器具有多個連接在電源電壓和焊接區之間的上拉電晶體和連接在焊接區和接地電壓之間的下拉電晶體。所述端接電路具有多個連接在電源電壓和焊接區之間的上拉電阻器和連接在焊接區和接地電壓之間的下拉電阻器。所述發送器的上拉電晶體和所述端接電路的上拉電阻器被布置在圍繞焊接區的一邊部分的第一區域。發送器的下拉電晶體和端接電路的下拉電阻器被布置在圍繞焊接區的另一邊部分的第二區域。
在另一個示範實施例中，第一和第二區域對稱地布置，並且將焊接區夾在其間。第一和第二區域的每一個是馬蹄形的，以圍繞焊接區。
圖1是按照本發明的一個示範實施例的半導體集成電路的方框圖。
圖2是圖1所示的輸出電路和端接電路的示範電路圖。
圖3A和圖3B是按照本發明的另一個示範實施例的上拉電晶體陣列、下拉電晶體陣列、上拉電阻器陣列、下拉電阻器陣列的布局圖。
具體實施例方式
以下，參照附圖1來詳細說明按照本發明的示範實施例的半導體集成電路。
如圖1所示，半導體集成電路100包括焊接區101、方式寄存器組(MRS，mode register set)110、內部電路120、輸出驅動器(或輸出緩衝器)130、輸出阻抗控制電路140、端接阻抗電路150和端接電路160。焊接區101被電連接到用於發送信號的總線102。輸出驅動器130被連接到焊接區101並且從內部電路120向焊接區101驅動信號。端接電路160被連接到焊接區101以便終止總線102。雖然在圖1中未示出，應當明白也可以提供與其他焊接區相應的其他輸出驅動器。在這種情況下，端接電路160要連接到各個焊接區。
在方式寄存器組110中存儲用於設置輸出驅動器130的阻抗的輸出阻抗數據和用於設置端接電路160的阻抗的端接阻抗數據。輸出阻抗控制電路140產生輸出阻抗控制信號OU1-OUn和OD1-ODn，用於讀出存儲在方式寄存器組110中的輸出阻抗數據以設置輸出驅動器130的阻抗。端接控制電路150產生端接阻抗控制信號TU1-TUn和TD1-TDn，用於讀出存儲在方式寄存器組110中的端接阻抗數據以設置端接電路160的阻抗。
輸出驅動器130具有上拉電晶體陣列130a和下拉電晶體陣列130b。端接電路160具有上拉電阻器陣列160a和下拉電阻器陣列160b。
現在參照圖2來說明圖1所示的輸出驅動器130和端接電路160的示範結構和示範布局。
如圖2所示，上拉電晶體陣列130a包括並行連接在電源電壓VDDQ和焊接區101之間的多個PMOS電晶體OP1-OPn。PMOS電晶體OP1-OPn分別被來自輸出阻抗控制電路140的相應輸出阻抗控制信號OU1-OUn控制。下拉電晶體陣列130b包括並行連接在焊接區101和接地電壓VSSQ之間的多個NMOS電晶體ON1-ONn。NMOS電晶體ON1-ONn分別被來自輸出阻抗控制電路140的相應輸出阻抗控制信號OD1-ODn控制。
上拉電阻器陣列160a包括電阻器RU1-RUn和PMOS電晶體TP1-TPn。電阻器RU1-RUn的每個的一端連接到焊接區101。PMOS電晶體TP1-TPn的每個具有連接在電源電壓VDDQ和相應電阻器RU1-RUn的另一端之間的漏極和源極。PMOS電晶體TP1-TPn被來自端接阻抗控制電路150的相應端接阻抗控制信號TU1-TUn控制。下拉電阻器陣列160b包括電阻器RD1-RDn和NMOS電晶體TN1-TNn。電阻器RD1-RDn的每個的一端連接到焊接區101。NMOS電晶體TN1-TNn的每個具有連接在接地電壓和各個相應電阻器RD1-RDn的另一端之間的漏極和源極。NMOS電晶體TN1-TNn被來自端接阻抗控制電路150的各個相應端接阻抗控制信號TD1-TDn控制。
上拉電晶體陣列130a、下拉電晶體陣列130b、上拉電阻器陣列160a和下拉電阻器陣列160b圍繞具有四條邊的正方形焊接區101。上拉電晶體陣列130a和上拉電阻器陣列160a可以布置為面向焊接區101的第一和第二邊。下拉電晶體陣列130b和下拉電阻器陣列160b可以布置為面向焊接區101的第三和第四邊。
按照上述的示範布局，半導體集成電路100的輸出驅動器130和端接電路160可以布置得接近焊接區101的每條邊。結果，減少了布局的面積。
雖然圖1和2示出了示範數目的部件，但是本發明不限於此。例如，本發明不以任何方式限制輸出驅動器130中的上拉電晶體陣列130a和下拉電晶體陣列130b中的電晶體的特定數目，並且不以任何方式限制端接電路160中的上拉電阻器陣列160a和下拉電阻器陣列160b中的電阻器的特定數目。
現在參照圖3A和圖3B說明圖1所示的上拉電晶體陣列130a、下拉電晶體陣列130b、上拉電阻器陣列160a和下拉電阻器陣列160b的其他示範布局。
如圖3A所示，輸出驅動器130的上拉電晶體陣列130a和端接電路160的上拉電阻器陣列160a被基於焊接區101的中心縱向軸，布置在焊接區101的左邊。它們可以是馬蹄形的，以圍繞焊接區101。輸出驅動器130的下拉電晶體陣列130b和端接電路160的下拉電阻器陣列160b被基於焊接區的縱向軸，布置在焊接區101的右邊。它們也可以是馬蹄形的，以圍繞焊接區101。
參見圖3B，輸出驅動器130的上拉電晶體陣列130a和端接電路160的上拉電阻器陣列160a可以基於焊接區101的中央橫向軸，被布置在焊接區101的上邊。它們可以是馬蹄形的，以圍繞焊接區101。輸出驅動器130的下拉電晶體陣列130b和端接電路160的下拉電阻器陣列160b可以基於焊接區的橫向軸，被布置在焊接區101的下邊。它們也可以是馬蹄形的，以圍繞焊接區101。
雖然已經結合正方形焊接區說明了本發明，也可以利用任何其他形狀或形狀的組合，這對本領域的一個普通技術人員是可以明白的。例如，也可以使用矩形焊接區。
雖然已經參照上述的示範實施例具體示出和說明了本發明，本領域的技術人員會明白，這些示範實施例不限制本發明，在不脫離所附的權利要求所限定的本發明的精神和範圍的情況下，可以進行形式和細節上的各種改變。
權利要求
1.一種半導體集成電路，包括連接到至少一條總線的至少一個焊接區；用於經由所述至少一個焊接區從內部電路向外部發送信號的發送器；以及用於終止所述至少一條總線的端接電路，其中，所述發送器和端接電路被布置在所述至少一個焊接區的周圍。
2.按照權利要求1的半導體集成電路，其中，所述至少一個焊接區是具有四條邊的矩形焊接區，包括第一邊、第二邊、第三邊和第四邊。
3.按照權利要求2的半導體集成電路，其中，所述發送器包括多個並行連接在電源電壓和所述矩形焊接區之間的上拉電晶體；和多個並行連接在所述矩形焊接區和接地電壓之間的下拉電晶體。
4.按照權利要求2的半導體集成電路，其中，所述端接電路包括多個並行連接在電源電壓和所述矩形焊接區之間的上拉電阻器；和多個並行連接在所述矩形焊接區和接地電壓之間的下拉電阻器。
5.按照權利要求3的半導體集成電路，其中，所述發送器中的多個上拉電晶體和多個下拉電晶體被布置為面向所述矩形焊接區的第一和第二邊。
6.按照權利要求4的半導體集成電路，其中，所述端接電路中的多個上拉電阻器和多個下拉電阻器被布置為面向所述矩形焊接區的第三和第四邊。
7.一種半導體集成電路，包括總線；連接到所述總線的矩形焊接區，所述矩形焊接區具有四條邊，包括第一邊、第二邊、第三邊和第四邊；用於通過所述矩形焊接區從內部電路向外部發送信號的發送器；以及用於終止所述總線的端接電路，其中，所述發送器被布置為面向所述矩形焊接區的第一和第二邊，所述端接電路被布置為面向所述矩形焊接區的第三和第四邊。
8.按照權利要求7的半導體集成電路，其中，所述發送器包括多個連接在電源電壓和所述矩形焊接區之間的上拉電晶體；和多個連接在所述矩形焊接區和接地電壓之間的下拉電晶體。
9.按照權利要求7的半導體集成電路，其中，所述端接電路包括多個連接在電源電壓和所述矩形焊接區之間的上拉電阻器；和多個連接在所述矩形焊接區和接地電壓之間的下拉電阻器。
10.一種半導體集成電路，包括連接到至少一條總線的至少一個焊接區；用於通過所述焊接區從內部電路向外部發送信號的發送器，所述發送器包括多個並行連接在電源電壓和所述焊接區之間的上拉電晶體和多個並行連接在所述焊接區和接地電壓之間的下拉電晶體；以及用於終止所述總線的端接電路，所述端接電路包括多個並行連接在電源電壓和所述焊接區之間的上拉電阻器和多個並行連接在所述焊接區和接地電壓之間的下拉電阻器，其中，所述發送器中的所述多個上拉電晶體和所述端接電路中的所述多個上拉電阻器被布置在圍繞所述焊接區的一部分的第一區域中，所述發送器中的多個下拉電晶體和所述端接電路中的多個下拉電阻器被布置在圍繞所述焊接區的剩餘部分的第二區域中。
11.按照權利要求10的半導體集成電路，其中，所述第一和第二區域對稱地布置，並且將所述焊接區夾在其間，所述第一和第二區域的每一個是馬蹄形的，以圍繞所述焊接區。
全文摘要
半導體集成電路包括連接到總線的至少一個焊接區、用於經由所述焊接區從內部電路向外部發送信號的發送器、用於終止所述總線的端接電路。所述發送器和端接電路布置在所述焊接區周圍，減小了半導體集成電路的尺寸。
文檔編號H04L25/02GK1485918SQ03154398
公開日2004年3月31日 申請日期2003年8月22日 優先權日2002年8月23日
發明者姜昌萬, 樸潤植 申請人:三星電子株式會社