具有豎直漏極到柵極電容耦合的非易失性存儲器器件的製作方法

2023-10-17 14:10:14 6

具有豎直漏極到柵極電容耦合的非易失性存儲器器件的製作方法
【專利摘要】豎直製作的非易失性存儲器器件在漏極區域與浮柵之間具有電容耦合。一種兩端子可編程非易失性器件(200)包括關於襯底豎直設置的浮柵(210)，其中浮柵包括第一側(213)、第二側(215)和底部部分(217)。源極區域(240)被耦合到第一端子並且鄰近浮柵的第一側而形成。漏極區域(220)被耦合到第二端子並且鄰近浮柵的第二側而形成。非易失性器件包括耦合源極區域和漏極區域用於編程和擦除操作的溝道(290)。漏極區域被電容地耦合到浮柵。溝道可以被凹陷在襯底中或者襯底的鰭形部分中。柵極絕緣層在源極側上比在漏極側上更厚。
【專利說明】具有豎直漏極到柵極電容耦合的非易失性存儲器器件
[0001]有關申請
[0002]本申請與提交於2011 年 10 月 28 日、標題為"COMMON DOPED REGION WITH SEPARATEGATE CONTROL FOR A LOGIC COMPATIBLE NONVOLATILE MEMORY CELL"的第 13/284，795 號美國專利申請有關，該申請將David E.Fisch、William C.Plants和Michael C.Parris命名為發明人並且具有代理案號TSRA-02011-350。該申請通過完全引用並且出於所有目的而結合於此。
【背景技術】
[0003]近來已經引入一次可編程(OTP)和多次可編程(MTP)存儲器用於在多種應用中的有益使用，在這些應用中對於數字和模擬設計二者需要定製。這些應用包括數據加密、基準微調、製造標識(ID)、安全ID和許多其它應用。然而併入OTP和MTP存儲器通常以一些附加加工步驟為代價。
[0004]例如，OTP和MTP存儲器可以包括在可編程存儲器單元陣列上存儲數據的快閃記憶體器件。通常，這些單元由可以電擦除和再編程的浮柵金屬氧化物半導體場效應電晶體(MOSFET)製成。現有技術圖1圖示非易失性浮柵M0SFET，其被配置為存儲電荷以用於不存在功率供應的延長的時間段。示出M0SFET100為平面結構，其中特徵被放置於矽晶片或者襯底110的表面上。如圖所示，浮柵MOSFET包括P型襯底110、具有η型摻雜物的漏極區域120和具有η型摻雜物的源極區域125。柵極結構被設置於襯底上面並且包括被氧化物層140和160隔離的浮柵150。由於浮柵150被電隔離，所以放置於這一層中的任何電子被捕獲並且將在正常條件之下保持被捕獲許多年。控制柵極也被沉積於浮柵150之上而氧化層140被插入於它們之間。控制柵極130被電容地耦合到浮柵150並且用來控制M0SFET100的操作。
[0005]通過在不同組合中在控制柵極、源極區域和漏極區域之間施加各種電壓來對M0SFET100進行編程、擦除和讀取。對於快閃記憶體，這些電壓比較高、比如上至和超過12伏特。例如，在M0SFET100被編程時，η型溝道115被形成於漏極區域120與源極區域125之間。在編程期間，電子經過氧化物106被注入並且隨後在浮柵150中被捕獲。在讀取編程的M0SFET100時，電流未流過M0SFET100，該MOSFET指示邏輯O。在另一方面，擦除的MOSFET100沒有存在於浮柵150上的電子。這樣，在讀取擦除的M0SFET100時，電流流過MOSFET100,該 MOSFET 指示邏輯 I。
[0006]實施許多步驟以在矽晶片上製作一個或者多個M0SFET100。這些包括用於生長M0SFET100的特徵的各種沉積、去除、圖案化和掩膜化步驟，這些特徵包括漏極和源極區域、浮柵氧化物層以及控制柵極氧化物層。對於具有雙多晶矽柵極結構的典型快閃記憶體單元，它可能需要上至20個掩模化步驟。每個後續掩模化步驟將增加製作成本並且也降低電晶體的質量。這樣，對於嵌入式應用，使用向矽晶片的部分上製作的快閃記憶體可能對於提供的功能而言成本太高並且可能影響晶片上的所有有源電晶體的質量。
[0007]已經嘗試以通過將控制柵極移向有源存儲器電晶體的側部來平坦化存儲器單元。更具體而言，控制柵極包括向側部構建的η井，該側部被電容地耦合到存儲器器件的浮柵。在一些情況下，η井被耦合到器件的漏極。由於η井被電容地耦合到浮柵，所以向漏極施加的電壓也將被部分施加到柵極，從而有效地創建兩端子存儲器器件。儘管這一結構減少製作嵌入式存儲器晶片的成本，因為它無需雙多晶矽柵極層，但是缺點是需要晶片的表面上的附加平的實際面積(real estate)以向有源存儲器器件的側部構建控制柵極。
[0008]隨著計算器件日益變得功能方面更複雜，它們的尺度比如在手持器件的情況下也變得更薄和更小。作為結果，在器件內使用的晶片上的平的實際面積彌足珍貴。具有無需用於製作雙多晶矽柵極層的附加掩模化步驟的存儲器器件而同時減少存儲器器件的平面覆蓋範圍將是有利的。

【發明內容】

[0009]本發明的實施例提供經過豎直漏極到柵極電容耦合可編程的非易失性存儲器器件。例如，描述用於在漏極區域與浮柵之間具有電容耦合的豎直製作的非易失性存儲器器件的方法和裝置。
[0010]在一個實施例中，一種兩端子可編程非易失性存儲器器件包括關於襯底豎直設置的浮柵。浮柵包括第一側、第二側和底部部分。源極區域被耦合到第一端子並且鄰近浮柵的第一側而形成。漏極區域被耦合到第二端子並且鄰近浮柵的第二側而形成。非易失性存儲器器件包括耦合源極區域和漏極區域用於編程、讀取和擦除操作的溝道。漏極區域被電容地耦合到浮柵。
[0011]在另一實施例中，一種存儲器單元陣列也利用豎直漏極到柵極耦合以增強一個或者多個浮柵存儲器單元的編程。該陣列包括多個位線，多個位線中的每個位線在第一方向上被定向。存儲器陣列也包括多個兩端子可編程非易失性器件。器件中的每個器件包括部分嵌入在襯底中的凹陷溝道浮柵。浮柵包括第一側、第二側和底部部分。器件也包括耦合到第一端子的源極區域。源極區域鄰近浮柵的第一側而形成。漏極區域耦合到第二端子。漏極區域鄰近浮柵的第二側而形成。漏極區域經由位線接觸被電耦合到位線之一。溝道耦合源極區域和漏極區域。更具體而言，漏極區域被電容地耦合到浮柵。
[0012]在另一實施例中，公開一種用於形成存儲器單元陣列的方法。該方法包括提供具有表面的半導體襯底。在陣列中，遍布表面提供和形成多個兩端子可編程非易失性器件。在行和列中排列多個器件以形成陣列。提供非易失性器件的多個浮柵。關於襯底的表面豎直設置浮柵中的每個浮柵。更具體而言，浮柵中的每個浮柵包括第一側、第二側和底部部分。提供多個源極區域。多個源極區域中的每個源極區域鄰近對應浮柵的對應第一側而形成。也提供多個漏極區域。漏極區域中的每個漏極區域鄰近對應浮柵的對應第二側而形成。每個漏極區域也被電容地耦合到對應浮柵。也提供多個溝道，其中每個溝道耦合對應非易失性器件的對應源極區域和對應漏極區域。
[0013]本領域普通技術人員將在閱讀各種的附圖中所示的實施例的以下具體描述之後認識本公開內容的各種實施例的這些和其它目的以及優點。
【專利附圖】

【附圖說明】
[0014]在本說明書中併入的並且形成本說明書的部分的並且其中相似標號描繪相似要素的附圖圖示本公開內容的實施例並且與說明書一起用於說明本公開內容的原理。
[0015]現有技術圖1是金屬氧化物場效應電晶體(MOSFET)的橫截面。
[0016]圖2是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的示例豎直設置的兩端子浮柵場效應電晶體(FET)的橫截面圖。
[0017]圖3是根據本公開內容的一個實施例的如被形成為凹陷溝道陣列電晶體的在漏極區域與浮柵之間具有電容耦合的豎直設置的兩端子浮柵FET的橫截面圖。
[0018]圖4是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的兩端子浮柵FET陣列的俯視圖。
[0019]圖5是圖示根據本公開內容的一個實施例的形成在漏極區域與浮柵之間具有電容耦合的兩端子浮柵FET陣列的方法的流程圖。
[0020]圖6A是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的兩端子浮柵FinFET的放大圖，其中傳導溝道由形成器件的柵極的薄矽鰭環繞。
[0021]圖6B是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的圖6A的兩端子浮柵FinFET的透視圖。
[0022]圖7是根據本公開內容的一個實施例的電容地耦合到橫向定位的η摻雜區域的豎直配置的浮柵電晶體的橫截面圖。
[0023]圖8描繪根據本發明的一個實施例的適合用於實施本方法和系統的示例計算機系統的框圖。
【具體實施方式】
[0024]現在將具體參照本公開內容的各種實施例，在附圖中圖示這些實施例的示例。儘管結合這些實施例描述，但是將理解它們未旨在於限制這些實施例的公開內容。將理解它們未旨在於使公開內容限於這些實施例。恰好相反，公開內容旨在於覆蓋可以包括在如由所附權利要求所限定的公開內容的精神實質和範圍內的替換形式、修改和等效形式。另外，在本公開內容的以下具體描述中，闡述許多具體細節以便提供本公開內容的透徹理解。然而將理解無這些具體細節仍然可以實現本公開內容。在其它實例中，尚未具體描述公知的方法、過程、部件和電路以免不必要地模糊本公開內容的方面。
[0025]因而，本公開內容的實施例舉例說明一種利用豎直設置的器件的豎直漏極到柵極耦合的非易失性存儲器器件。使用比傳統快閃記憶體器件更少的掩模化步驟來製作以漏極到柵極耦合為特徵的這一存儲器器件，因為未形成雙多晶矽柵極層。此外，以漏極到柵極耦合為特徵的非易失性存儲器器件能夠在低電壓執行操作。另外，以漏極到柵極耦合為特徵的存儲器器件表現減少的平面覆蓋面積，因為無需向有源區域的側部形成電容器。
[0026]當前存儲器器件在襯底上橫向形成的更常規平面FET結構之上向非平面幾何形狀和/或架構演變。例如，動態隨機存取存儲器(DRAM)工藝已經幾乎普遍移向凹陷溝道陣列電晶體(RCAT)結構以努力增加溝道長度，從而提高性能而未消耗襯底上的平面實際面積。這一技術的一個固有問題是它增加到柵極電容的有源性，這有害地增加源極到漏極洩漏。常規地，不斷地修改工藝技術以努力減少與柵極的電容耦合。在另一方面，本發明的實施例被配置為增加與柵極的電容耦合併且更具體地提供增加的漏極到柵極電容耦合。
[0027]圖2是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的示例性豎直設置的浮柵FET存儲器器件200的橫截面圖。更具體而言，存儲器器件200是能夠作為一次可編程器件或者多次可編程器件來操作的兩端子非易失性器件。在實施例中，使用經過適當修改的常規電晶體金屬氧化物半導體技術來形成存儲器器件200。這樣，存儲器器件200中所示特徵(例如源極區域、漏極區域、柵極等)包括已知適合用於在製作FET存儲器器件時使用的材料。
[0028]非易失性存儲器器件200包括關於襯底豎直設置的浮柵210。浮柵包括第一側213、第二側215和底部部分217。也示出用於浮柵的頂部部分219。形成浮柵的材料在一個實現方式中是多晶矽、但是可以是能夠存儲電荷的任何適當材料。例如，浮柵可以由金屬層、多晶矽層或者任何其它適當地傳導材料組成。此外，浮柵210未被電連接到電壓源，但是如以下描述的那樣，經過電容耦合向柵極210施加電壓。儘管描述和示出浮柵為單個多晶矽層，但是在本發明的其它實施例中支持其它材料。
[0029]在一個實施例中，浮柵210被配置為凹陷的溝道並且被部分嵌入於襯底(未示出)中。以該方式，存儲器器件200被配置為豎直結構。儘管圖2描繪在RCAT配置中的非易失性存儲器，但是本領域技術人員將清楚可以使用其它豎直結構。因此，可以在多柵極(FinFET型)定向中或者在其中浮柵相對於襯底被豎直定向的任何配置中使用本發明的實施例。
[0030]鄰近浮柵210的第一側213形成源極區域240。在一個實施例中，在有源源極區域240與浮柵210之間的間距被增加以減少電容耦合。如圖2中所示，間隔物柵極氧化物280被形成於源極區域240與浮柵210之間。也就是說，間隔物柵極氧化物280被設置於浮柵210的第一側213上。以該方式，源極區域240從浮柵210被電隔離並且還有必需的厚度以減少或者消除在源極區域240與浮柵210之間的電容耦合。
[0031]在其它實施例中，鄰近浮柵210的底部部分217形成間隔物柵極氧化物285。間隔物柵極氧化物285可以在一個實施例中使用與用來製作間隔物柵極氧化物280的一個或者多個相同加工步驟來形成或者可以使用一個或者多個不同製作步驟來形成。
[0032]源極區域240被耦合到第一端子(未示出)，電壓經過該第一端子被施加。在一個實現方式中，第一端子被耦合到位線或者源極線245，該位線或者源極線被耦合到源極區域240。例如，該端子可以被耦合到源極線245中的任何點(例如中點、末端等)。在另一實現方式中，第一端子被直接耦合到源極區域240。例如，源極區域可以使用溝道來形成，並且第一端子被耦合到溝道中的任何點。在一些實施例中，源極線245植入被配置為最小化與浮柵210的耦合。例如，源極線245的深度被配置(例如縮短、加深、增加間距等)為最小化在浮柵210與源極線245之間的耦合。
[0033]示出用於非易失性存儲器器件200的有效漏極結。漏極結包括漏極區域220、漏極延伸225、塞接觸230和位線260的部分。有效漏極被定義為非易失性存儲器器件中的被配置用於與浮柵210的電容耦合的那些特徵。
[0034]具體而言，鄰近浮柵210的第二側215形成漏極區域220。漏極區域220與浮柵210的充分的部分重疊，從而向漏極區域的端子(未示出)施加的用於非易失性存儲器器件的編程電壓經過電容耦合被賦予浮柵210。因此，向漏極區域220施加的任何電壓將至少被有效地耦合到浮柵210上。
[0035]在一個實施例中，漏極區域220包括可選漏極延伸225。以這一方式,包括延伸225的漏極區域220比典型漏極區域220向襯底中延伸更遠。在實施例中，漏極延伸225的深度為可變長度。例如，漏極延伸225可以如浮柵210的底部部分217延伸一樣遠。在其它實施例中，漏極延伸225沿著浮柵210的側部215延伸至途中。在另一實施例中，漏極延伸225遵循浮柵210的底部部分217的輪廓，從而漏極延伸鄰近側部215、底部部分217以及部分向上的側部213朝著源極區域240形成。換而言之，漏極延伸225與側部213和215以及底部部分217相鄰近地在浮柵210的底部周圍環繞。如圖所示，漏極延伸225比源極區域240向對應襯底中延伸更遠，從而與在源極區域240與浮柵210之間的暴露相比，包括漏極延伸225的漏極區域220被向浮柵210暴露的更多。也就是說，在漏極區域220到浮柵210之間的重疊大於在源極區域240到浮柵210之間的重疊。此外，漏極區域220被電耦合到塞接觸230，其中接觸230提供與位線260的電傳導。這些特徵中的一個或者多個特徵與漏極區域220可組合配置以形成漏極結，其中漏極結提供與浮柵210的有效電容耦合。因此，向漏極結施加的任何電壓將被有效地耦合到浮柵210上。
[0036]另外，在一個實施例中，在漏極結中也包括位線260的部分265。如圖所示，位線265鄰近浮柵210的頂部部分219而形成。更具體而言，位線260的部分265鄰近浮柵210的頂部部分210而形成。高介電常數(k)氧化物層250將位線260與浮柵210分離。在這一實現方式中，在漏極結中也包括部分265，因為部分265也經過頂部部分219被電容地耦合到浮柵210。也就是說，向位線260施加的任何電壓也被有效地施加到位線260的部分265，該部分265也被包括在漏極結中，並且將被有效地耦合到浮柵210。
[0037]如圖2中所示，具有高介電常數(k)特性的薄柵極氧化物270被形成於漏極區域220與浮柵210之間。如圖2中所示，薄柵極氧化物270沿浮柵的第二側215形成行以便從漏極區域220的任何部分或者在漏極結中包括的被電耦合到漏極區域的任何特徵電隔離柵極210。例如，薄柵極氧化物270被形成於浮柵的第二側215上並且從浮柵210分離位線接觸230、漏極區域220和漏極延伸225中的每一項。
[0038]更具體而言，薄柵極氧化物270的厚度足以電隔離漏極。然而，薄柵極氧化物也充分地薄以提升在漏極區域220與被電耦合到漏極區域220的任何其它特徵之間的電容耦合。如圖2中所示，薄柵極氧化物270的厚度比從浮柵210分離源極區域240的間隔物柵極氧化物280的厚度更薄並且比鄰近浮柵210的底部部分217設置的間隔物柵極氧化物285更薄。以該方式，在漏極區域220與浮柵210之間的電容耦合大於在源極區域240與浮柵210之間的任何可能的電容耦合。
[0039]在操作期間，溝道290耦合源極區域240和漏極區域220。更具體而言，溝道290被形成於源極區域240與漏極區域220和/或漏極延伸225之間。以該方式，電流流動295在溝道區域290中被操縱，以用於向浮柵210中注入電子、從浮柵去除電子的目的，或者用於如浮柵210上的電荷所影響的那樣對半導體器件200執行讀取操作的目的。
[0040]在一個實施例中，溝道290被摻雜P型雜質，並且源極區域240和漏極區域220被摻雜η型雜質，從而兩端子非易失性存儲器器件200是η溝道電晶體。在其它實施例中，溝道290被摻雜η型雜質,並且源極區域240和漏極區域220被摻雜ρ型雜質，從而兩端子非易失性存儲器器件220是ρ溝道電晶體。
[0041]圖3是根據本公開內容的一個實施例的存儲器單元陣列300的橫截面圖，該存儲器單元陣列300包括在漏極區域與浮柵之間具有電容耦合的豎直設置的兩端子浮柵FET存儲器單元305。這樣，取代出於與浮柵310的電容耦合的目的而提供經過半導體襯底延伸的電容器，本發明的實施例能夠利用和增強在器件300的漏極區域和/或漏極結與浮柵310之間的電容耦合以便控制兩端子存儲器單元305中的浮柵310上的電壓。
[0042]存儲器單元305中的浮柵310被關於襯底301豎直設置。如圖3中所示，浮柵310被部分嵌入於襯底301中並且也在襯底301以上延伸。其它實施例很好地適合於這樣的配置，其中浮柵310被完全設置於襯底310內，並且在更多其它實施例中，其中浮柵310被完全設置於襯底310以上的配置。
[0043]使用常規製作步驟，浮柵310包括通常充當與字線的接觸的上部分315。例如，上部分315可以是柵極接觸或者柵極電極，這二者被電耦合到浮柵310和/或是浮柵310的延伸。然而，在本發明的實施例中，柵極310未被電耦合到電壓源(例如經由字線連接)而是代之以被留為浮置。如先前描述的那樣，電壓經過與漏極區域320的電容耦合和/或經過與漏極結的電容耦合被置於浮柵310上，該漏極結包括漏極區域320和被電耦合到區域320的任何其它特徵，比如漏極接觸330。
[0044]存儲器單元包括源極區域340和漏極區域320。如圖3中所示，源極區域340和漏極區域320分別關於浮柵310對稱。然而，在其它實施例中，源極區域340和漏極區域320不對稱。例如，漏極區域320可以大於源極區域340。在其它實現方式中，漏極區域320可以向襯底301中延伸更遠以提供比在源極區域320與浮柵310之間的耦合更多的在漏極區域320與浮柵310之間的電容耦合。
[0045]如圖3中所示，可選的源極/漏極植入部分349提供與源極區域340和漏極區域320的連接性。例如，被電耦合到源極區域340的植入349也被電耦合到可選的掩埋帶350。以該方式，耦合到掩埋帶350的端子(未示出)能夠用電壓驅動源極區域340。在另一實施例中，電壓源(未示出)被耦合到可選的植入部分349，該植入部分形成向陣列300的外圍延伸的溝槽。在更多另一實施例中，電壓源被直接耦合到源極區域340，該源極區域形成向陣列300的外圍延伸的溝槽。
[0046]漏極區域320被電耦合到位線接觸330。位線360經由位線接觸330被電耦合到漏極區域320。如圖3中所示，位線接觸330也可以被耦合到植入部分349以提供與漏極區域320的附加接合。
[0047]此外，鄰近浮柵310形成柵極氧化物間隔物370以便提供與浮柵310的電隔離。部分地，柵極氧化物370沿著浮柵310的在襯底301內嵌入的部分成行。例如，柵極氧化物370被設置於襯底301與浮柵310的底部部分317之間。這樣，將襯底301與浮柵310分離。柵極氧化物370鄰近浮柵310的第二側315設置。這樣，氧化物370被設置於漏極區域320與浮柵310之間。
[0048]此外，柵極氧化物襯墊375也被形成於位線接觸330與浮柵310之間。氧化物襯墊375表現高介電常數(k)特性。這樣，浮柵310被從位線接觸330電隔離。然而，襯墊375薄到足以提升在位線接觸330與浮柵310之間的電容耦合。
[0049]此外，隨著位線接觸330朝著位線360向上豎直延伸，氧化物襯墊377被形成於接觸330與浮柵310的上部分(例如字線接觸)315之間。柵極氧化物襯墊377可以在一個實施例中使用與用來製作柵極氧化物襯墊375的步驟相同的一個或者多個加工步驟來形成，或者可以使用一個或者多個不同製作步驟來形成。以該方式，浮柵310和上部分315保持與位線接觸330電隔離。然而，襯墊377薄到足以提升在位線330與被電耦合到浮柵310的上部分315之間的電容耦合。
[0050]另外，高介電常數(k)氧化物襯墊379被形成於浮柵310的上部分315與位線360之間。以該方式，位線360被從浮柵310的上部分315電隔離。然而，襯墊379薄到足以提升在位線接觸330與浮柵310的上部分310之間的電容耦合。
[0051]如圖3中所示，示出用於非易失性存儲器器件300的有效漏極結。漏極結包括漏極區域320、漏極延伸225、位線接觸330和位線260的部分。有效漏極被定義為非易失性存儲器器件的被配置用於與浮柵310的電容耦合的那些特徵。
[0052]在一個實施例中，除了柵極氧化物370之外，間隔物氧化物313被進一步設置於浮柵310與源極區域340之間。以該方式，間隔物氧化物313提供在浮柵310與源極區域340之間的附加電屏蔽。這樣，減少在源極區域340與浮柵之間的電容耦合。另外，間隔物氧化物不存在於浮柵310與漏極區域320之間、這樣未在存儲器器件300內對稱。在一個實施例中，在漏極區域320與浮柵310之間的電容耦合大於在源極區域340與浮柵310之間的任何可能的電容耦合。
[0053]在操作期間，溝道390耦合源極區域340和漏極區域320。以該方式，電流流動395在溝道區域390中被操縱，以用於向浮柵310中注入電子、從浮柵310去除電子的目的，或者用於如浮柵310上的電荷所影響的那樣對半導體器件300執行讀取操作的目的。在一個實施例中，溝道390被摻雜ρ型雜質，並且源極區域340和漏極區域320被摻雜η型雜質，從而兩端子非易失性存儲器器件300是η溝道電晶體。在其它實施例中，溝道390被摻雜η型雜質，並且源極區域340和漏極區域320被摻雜ρ型雜質，從而兩端子非易失性存儲器器件320是ρ溝道電晶體。
[0054]圖4是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的兩端子浮柵FET陣列400的俯視圖。陣列400在本發明的實施例中可以由圖2的兩端子存儲器器件200、圖3的存儲器器件300、和/或圖6Α和6Β的存儲器器件600Α和600Β組成。例如，陣列400中的存儲器器件490代表陣列400中的存儲器器件。在一個實施例中，器件490包括被部分嵌入於襯底(未示出)中的凹陷溝道浮柵410，其中浮柵包括第一側、第二側和底部部分。源極區域(被隱藏)被耦合到第一端子並且鄰近浮柵410的第一側形成。漏極區域420被耦合到第二端子(未示出)並且鄰近浮柵410的第二側形成。漏極區域420經由對應位線接觸430被電耦合到位線460之一。另外，在存儲器器件的操作期間，溝道耦合源極和漏極區域。
[0055]在實施例中，在有代表性的存儲器器件490中，漏極區域420被電容地耦合到浮柵410。也就是說，漏極區域420和/或被耦合到漏極區域420並且形成漏極結的特徵與浮柵410的充分部分重疊，從而向漏極區域420的第二端子施加的用於器件的編程電壓可以經過電容耦合被賦予浮柵410。為了有助於電容耦合，具有高介電常數(k)的薄氧化物417被設置於浮柵與漏極區域420之間。此外，薄氧化物417可以被設置於浮柵與被電耦合到漏極區域的任何特徵之間，該任何特徵的全部包括漏極結(例如漏極區域、未接觸、位線的部分等)。在更多另一實施例中，漏極區域比對應源極區域向襯底中延伸更遠，這樣與源極區域比較而言，向浮柵的更多部分暴露漏極區域。也就是說，在漏極區域420到浮柵410之間的重疊大於在源極區域240到浮柵210之間的重疊。
[0056]提供多個位線460，這些位線中的每個位線在第一方向上被定向。如圖4中所示，在每個存儲器單元中，位線接觸430提供先前描述的在對應位線460與漏極區域420或者對應漏極結之間的電耦合。在一些實施例中，漏極區域420經由位線接觸430和漏極植入(例如植入220)被耦合到對應位線460。位線被從對應存儲器器件的下層有源區域電隔離。
[0057]在陣列400中提供至少一個源極線445。源極線445在與第一方向正交的第二方向上被定向。這樣，至少一個源極線445的方向與位線460的方向正交。在一個實施例中，源極線445被耦合到掩埋帶(未示出)，該掩埋帶也被電耦合到對應存儲器器件的源極區域。在另一實施例中，源極線445經過植入部分被直接耦合到對應存儲器器件的源極區域。在又一實施例中，源極線包括對應存儲器器件的源極區域。
[0058]在一個實施例中，間隔物氧化物413被進一步設置於浮柵與源極區域(被隱藏)和/或源極線445之間以提供電屏蔽。如圖4中所示，間隔物氧化物413的厚度大於薄氧化物417的厚度從而分離浮柵410和漏極區域420。這樣，在漏極區域420與浮柵410之間的電容耦合大於在源極區域和/或源極線445與浮柵410之間的任何潛在電容耦合。
[0059]圖5是根據本發明的一個實施例的形成在漏極區域與浮柵之間具有電容耦合的兩端子浮柵FET陣列的方法的流程圖500。例如，流程圖500在一個實施例中可以被實施為製作圖4中所示陣列400。
[0060]在510，提供半導體襯底。襯底包括遍布其形成非易失性存儲器器件的表面。具體而言，在520，遍布表面形成多個兩端子可編程非易失性存儲器器件。例如，豎直結構化的存儲器器件被形成遍布表面。在一些實施例中，陣列中的存儲器器件的浮柵被配置為RACT器件。在其它實施例中，陣列中的存儲器器件的浮柵被配置為FinFET器件。更多其它實施例支持豎直結構化的浮柵存儲器器件的任何配置。
[0061]在530，提供非易失性器件的多個浮柵。如先前描述的那樣，浮柵被豎直設置遍布襯底的表面。另外，浮柵各自包括第一側、第二側和底部部分。例如，在一個實施例中，浮柵中的每個浮柵在被形成為在RCAT結構中的凹陷的溝道，其中側部和底部部分限定部分用來在襯底中和/或遍布襯底的表面製作浮柵的溝槽或者溝槽的部分。在另一實施例中，浮柵和存儲器器件被形成為在襯底的表面以上的鰭結構(例如FinFET)。
[0062]在540，提供多個源極區域。源極區域中的每個源極區域鄰近對應浮柵的對應第一側而形成。此外，在550，提供多個漏極區域。漏極區域中的每個漏極區域鄰近對應浮柵的對應第二側而形成。在一個實施例中，漏極和源極區域關於浮柵被對稱地形成。在其它實施例中，漏極和源極區域如先前描述的那樣關於浮柵被不對稱地形成。提供多個溝道，這些溝道中的每個溝道耦合對應可編程非易失性存儲器器件的對應漏極和源極區域。在一個實施例中，溝道是η型溝道，並且器件包括P型漏極和源極區域。在另一實施例中，溝道是P型溝道，並且器件包括η型漏極和源極區域。
[0063]特別地，在存儲器器件中的每個存儲器器件中，漏極區域被電容地耦合到浮柵。也就是說，漏極區域與對應浮柵的充分部分重疊。更具體而言，在存儲器器件中的每個存儲器器件中，具有高介電常數(k)的薄氧化物被形成於漏極區域與浮柵之間。薄氧化物有助於在漏極區域與浮柵之間的電隔離並且也提升在兩個特徵之間的電容耦合。以該方式，向存儲器器件的對應漏極的端子施加的任何編程電壓也被置於對應漏極區域上並且經過電容耦合被部分賦予給浮柵。
[0064]在實施例中，通過被電耦合到漏極區域的任何特徵實現電容耦合。也就是說，漏極結包括漏極區域和被電耦合到漏極區域並且也與浮柵鄰近的一個或者多個特徵。例如，漏極結包括漏極區域、位線接觸、漏極植入和位線的部分。更具體而言，在存儲器器件中的每個存儲器器件中，具有高介電常數(k)的薄氧化物被形成於漏極結的特徵與浮柵之間。薄氧化物有助於在漏極結與浮柵之間的電隔離並且也提升在兩個特徵之間的電容耦合。以該方式，向端子施加的編程電壓貫穿整個漏極結被反映並且經過電容耦合被部分賦予給浮柵。作為示例，在存儲器器件中，位線接觸可以被配置使得位線接觸被電容地耦合到對應浮柵。作為另一示例，在存儲器器件中，位線的(例如與浮柵的上部分或者柵極接觸相鄰的)對應部分被配置為使得位線被電容地耦合到對應浮柵。
[0065]另外，多個兩端子可編程非易失性器件被排列和/或配置成行和列。行的方向和列的方向相互近似地正交。具體而言，多個主位線被提供並且在第一方向上被定向。也就是說，主位線中的每個位線在第一方向上被定向。也提供多個位線接觸，其中在陣列的列中排列的非易失性器件的一個或者多個區域也經由一個或者多個位線接觸被耦合到對應主位線。此外，多個次位線被提供並且在與第一方向正交的第二方向上被定向。也就是說，次位線中的每個次位線在第二方向上被定向。在一個實施例中，在陣列的行中排列的非易失性存儲器器件的源極區域包括對應次位線。在另一實施例中，在行中排列的非易失性存儲器器件的源極區域被耦合到對應次位線(例如經過位線接觸、經過摻雜植入等)。
[0066]在又一實施例中，多個感測放大器耦合到多個次位線。在其它實施例中，取代感測放大器，適合於測量電流或者電壓的任何裝置被耦合到多個次位線。感測放大器和/或測量裝置出於在對陣列執行編程、擦除和讀取操作時測量電流或者電壓的目的而被使用。
[0067]圖6A是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的兩端子浮柵FinFET600A的放大圖，其中經過豎直鰭結構實施傳導溝道。例如，在一個實現方式中，陣列400可以由一個或者多個兩端子浮柵FinFET600A結構組成。FinFET600A旨在於代表各種非平面電晶體技術，並且這樣為了清楚和示例的目的而僅討論與本發明的實施例相關的特徵。
[0068]如圖6A中所示，FinFET600A是在襯底上構建的非平面、浮柵電晶體。在一個實現方式中，FinFET600A被構建在絕緣體上矽(SOI)襯底上。在其它實現方式中，FinFET600A被配置為RCAT結構或者任何其它適當豎直設置的結構。FinFET600A包括源極區域/端子610和漏極區域/端子615。溝道620被形成為在源極區域610與漏極區域615之間的豎直鰭。源極延伸/接觸611被形成為有助於在源極區域/端子610與鰭溝道620之間的電耦合。另外，漏極/延伸接觸616被形成為有助於在漏極區域615與鰭溝道620之間的電耦合。FinFET600A包括在鰭溝道620周圍環繞的柵極絕緣體625。柵極氧化物/電極630被形成於柵極絕緣體625的表面之上。如圖所示，柵極氧化物/電極630環繞鰭結構620而絕緣體625被設置於它們之間。在一些實施例中，形成各自在鰭溝道620的任一側上的兩個柵極氧化物/電極630。柵極氧化物/電極630形成FinFET600A的柵極。
[0069]也如圖6A中所示，絕緣體640從源極區域/端子610分離柵極氧化物/電極630。此外，絕緣體645從漏極區域/端子615分離柵極氧化物/電極630s。具體而言，從漏極區域/端子615分離柵極氧化物/電極630的絕緣體645比從源極區域/端子610分離柵極氧化物/電極630的絕緣體640更薄。這樣，絕緣體640提供比在柵極氧化物/電極630與漏極區域/端子615之間由絕緣體645提供的電屏蔽更多的在柵極氧化物/電極630與源極區域/端子610之間的電屏蔽。以該方式，減少了在源極區域/端子610與柵極氧化物/電極630之間的電容耦合。在一個實施例中，在漏極區域/端子615與柵極氧化物/電極630之間的電容耦合大於在源極區域/端子610與柵極氧化物/電極630之間的任何可能電容耦合。
[0070]圖6B是根據本公開內容的一個實施例的兩端子浮柵FinFET600B的透視圖。在一個實施例中，FinFET600B是根據本公開內容的一個實施例的在漏極區域與浮柵之間具有電容耦合的圖6A的FinFET600A。如圖6B中所示，源極區域/端子610和漏極區域/端子615被鰭溝道(被隱藏)分離。一個或者多個柵極電極630包圍鰭溝道並且為在漏極區域/端子615與柵極氧化物/電極630之間的希望的電容耦合提供至少一個表面。例如，薄絕緣體645被形成於漏極區域/端子615與對應柵極氧化物/電極630之間以有助於電容耦合。更厚的絕緣體540也被形成於源極區域/端子610與對應柵極氧化物/電極630之間以減少任何電容耦合。此外，絕緣體627在一個實施例中被形成於柵極柵極氧化物/電極630之上。
[0071]圖7是根據本公開內容的一個實施例的豎直配置的存儲器單元700的橫截面圖，該存儲器單元包括被電容地耦合到橫向定位的η摻雜區域、比如有源摻雜的N+區域或者η井的浮柵存儲器電晶體，其中豎直構造的耦合電容器用來增加在漏極與柵極之間的電容耦合。在實施例中，在存儲器陣列400的配置中實施豎直配置的浮柵存儲器單元700。也就是說，平面配置以及豎直配置的存儲器單元在存儲器陣列400內可實施。
[0072]在一個實施例中，浮柵存儲器單元700被配置為凹陷溝道陣列電晶體(RCAT)並且被部分嵌入於襯底750中。以該方式，存儲器單元700被配置為豎直結構。儘管圖7描繪在RCAT配置中的非易失性存儲器，但是本領域技術人員將清楚可以使用其它豎直結構。因此，可以在多柵極(FinFET型)定向中或者在其中浮柵相對於襯底750被豎直定向的任何配置中使用本發明的實施例。
[0073]如圖7中所示，源極區域720和漏極區域725鄰近存儲器電晶體的浮柵710而形成。溝道區域位於耦合源極區域720與漏極區域725的浮柵710以下。
[0074]在一個實施例中，增加在源極區域720與浮柵710之間的間距以減少電容耦合。例如，厚氧化物層760被設置於源極區域720與浮柵710之間並且有為了減少或者消除在源極區域720與浮柵710之間的電容耦合而必需的厚度。此外，源極區域720進入襯底中的深度小於漏極區域725進入襯底中的深度，從而在漏極區域725與浮柵710之間的重疊大於在源極區域720與浮柵710之間的重疊。另外，薄氧化物層717被設置於漏極區域725與浮柵710之間。例如，薄氧化物717被設置於漏極區域725與浮柵710之間以及浮柵延伸715與η摻雜區域740之間。如圖所示，薄氧化物包圍除了其中設置厚氧化物760的區域之外的浮柵710。
[0075]此外，浮柵710未被電連接到電壓源，但是經過與漏極區域725或者η摻雜區域740的電容耦合向柵極710施加電壓。更具體而言，浮柵710被電容地耦合到用η型摻雜物摻雜的η摻雜區域740、比如有源摻雜的N+區域或者η井，該摻雜區域的至少部分從存儲器電晶體被橫向定位。在一個實施例中，η摻雜區域740是一個或者多個存儲器單元共有的。
[0076]浮柵710延伸超出單元700中的存儲器電晶體的溝道區域。例如，浮柵710包括和/或被電耦合到從包括源極區域720和漏極區域725以及浮柵710的存儲器電晶體被橫向設置的柵極延伸/接觸715。更具體而言，柵極延伸/接觸715與掩埋的η摻雜區域740重疊並且被薄氧化物717層電隔離。以該方式，柵極延伸/接觸715並且通過延伸浮柵710被電容耦合到η摻雜區域740。這樣，經過與浮柵710的電容耦合施加向η摻雜區域740施加的任何電壓。
[0077]浮柵存儲器單元是兩端子器件，因為經過適當源極端子向源極區域720施加電壓。此外，可以經過適當漏極端子向漏極區域725或者經過適當端子向η摻雜區域740施加電壓。由於漏極區域725和η摻雜區域740由具有相似特性(例如η型摻雜物)的材料組成，所以兩個區域被電耦合，以該方式，也向η摻雜區域740施加向漏極區域725施加的任何電壓，並且相似地，向漏極區域725施加向η摻雜區域740施加的任何電壓。這樣，也經過在漏極區域725與浮柵710之間的電容耦合以及經過在η摻雜區域740與浮柵延伸/接觸715之間的電容耦合向浮柵710施加向漏極區域725和/或η摻雜區域740施加的任何電壓。
[0078]圖8是能夠實施本公開內容的實施例的示例計算機系統810的框圖。計算系統810廣義地代表能夠執行計算機可讀指令並且包括封裝的部件(例如處理器814、存儲器816、存儲器控制器818等)的任何單或者多處理器計算設備，這些部件具有被配置為提供濾波的功率供應的電容層。計算系統810的示例包括而不限於工作站、膝上型計算機、客戶端側終端、伺服器、分布式計算系統、手持設備或者任何其它計算系統或者設備。在它的最基本配置中，計算系統810可以包括至少一個處理器814和系統存儲器816。
[0079]處理器814 —般地代表能夠處理數據或者解釋和執行指令的任何類型或者形式的處理單元。在某些實施例中，處理器814可以從軟體應用或者模塊接收指令。這些指令可以使處理器814執行這裡描述和/或圖示的示例實施例中的一個或者多個實施例的功能。例如，處理器814可以單獨或者與其它單元組合執行這裡描述的標識、確定、使用、實施、翻譯、跟蹤、接收、移動和提供中的一項或者多項和/或是用於單獨或者與其它單元組合執行該一項或者多項的裝置。處理器814也可以執行這裡描述和/或圖示的任何其它步驟、方法或者過程和/或是用於執行該其它步驟、方法或者過程的裝置。
[0080]系統存儲器816 —般地代表能夠存儲數據和/或其它計算機可讀指令的任何類型或者形式的易失性或者非易失性存儲器件或者介質。此外，存儲器816可以代表在一個或者多個封裝的設備內的存儲器晶片堆。系統存儲器816的示例而不限於RAM、DRAM、ROM、快閃記憶體或者任何其它適當存儲器器件。雖然非必需，但是在某些實施例中，計算系統810可以包括易失性存儲器單元(如比如系統存儲器816)和非易失性存儲器件(如比如主存儲設備832)。在系統存儲器816中的存儲器器件可以包括兩端子非易失性存儲器器件200、300、600A和600B中的一個或者多個兩端子非易失性存儲器器件以及陣列400。
[0081]計算系統810除了處理器814和系統存儲器816之外也可以包括一個或者多個部件或者單元。例如，在圖8的實施例中，計算系統9810包括存儲器控制器818、輸入/輸出(I/O)控制器820和通信接口 822，這些部件中的每個部件可以經由通信基礎設施812被互連。通信基礎設施812 —般地代表能夠有助於在計算設備的一個或者多個部件之間的通信的任何類型或者形式的基礎設施。通信基礎設施812的示例包括而不限於通信總線(比如工業標準架構(ISA)、外圍部件互連(PCI)、PCI快速(PCIe)或者相似總線)和網絡。
[0082]存儲器控制器818 —般地代表能夠操控存儲器或者數據或者控制在計算系統810的一個或者多個部件之間的通信的任何類型或者形式的設備。例如，存儲器控制器818可以控制經由通信基礎設施812在處理器814、系統存儲器816和I/O控制器820之間的通信。存儲器控制器可以單獨或者與其它單元組合執行這裡描述的操作或者特徵中的一個或者多個操作或者特徵和/或是用於單獨或者與其它單元組合執行該一個或者多個操作或者特徵的裝置。
[0083]I/O控制器820 —般地代表能夠協調和/或控制計算設備的輸入和輸出功能的任何類型或者形式的模塊。例如I/o控制器820可以控制或者有助於在計算系統810的一個或者多個單元，比如處理器814、系統存儲器816、通信接口 822、顯示適配器826、輸入接口830和存儲接口 834之間傳送數據。I/O控制器820可以例如用來單獨或者與其它單元組合執行這裡描述的操作中的一個或者多個操作和/或是用於單獨或者與其它單元組合執行該一個或者多個操作的裝置。I/O控制器820也可以用來執行在本公開內容中描述的其它操作和特徵和/或是用於執行該其它操作和特徵的裝置。
[0084]通信接口 822廣義地代表能夠有助於在示例計算系統810與一個或者多個附加設備之間通信的任何類型或者形式的通信設備或者適配器。例如，通信接口 822可以有助於在計算系統810與包括附加計算系統的專用或者公用網絡之間通信。通信接口 822的示例包括而不限於有線網絡接口(比如網絡接口卡)、無線網絡接口(比如無線網絡接口卡)、數據機和任何其它適當接口。在一個實施例中，通信接口 822經由與網絡、比如網際網路的直接鏈路提供與遠程伺服器的直接連接。通信接口 822也可以例如經過區域網(比如乙太網網絡)、專用網絡、電話或者線纜網絡、蜂窩電話連接、衛星數據連接或者任何其它適當連接間接提供這樣的連接。
[0085]通信接口 822也可以代表被配置為有助於經由外部總線或者通信信道在計算系統810與一個或者多個附加網絡或者存儲設備之間通信的主機適配器。通信接口 822也可以允許計算系統810參與分布式或者遠程計算。例如，通信接口 822可以從遠程設備接收指令或者向遠程設備發送指令用於執行。通信接口 822可以單獨或者與其它單元組合執行這裡公開的操作中的一個或者多個操作和/或是用於單獨或者與其它單元組合執行該一個或者多個操作的裝置。通信接口 822也可以用來執行在本公開內容中描述的其它操作和特徵和/或是用於執行該其它操作和特徵的裝置。
[0086]如圖8中所示，計算系統810也可以包括經由顯示適配器826耦合到通信基礎設施812的至少一個顯示設備824。顯示設備824—般地代表能夠可視地顯示顯示適配器826轉發的信息的任何類型或者形式的設備。相似地，顯示適配器826 —般地代表被配置為轉發來自通信基礎設施812 (或者如本領域所知來自幀緩衝器)的圖形、文本和其它數據用於在顯示設備824上顯示的任何類型或者形式的設備。
[0087]如圖8中所示，計算系統810也可以包括經由輸入接口 830耦合到通信基礎設施812的至少一個輸入設備828。輸入設備828 —般地代表能夠向計算系統810提供計算機或者人類生成的輸入的任何類型或者形式的輸入設備。輸入設備828的示例包括而不限於鍵盤、指示設備、語音識別設備或者任何其它輸入設備。在一個實施例中，輸入設備828可以單獨或者與其它單元組合執行這裡公開的操作中的一個或者多個操作和/或是用於單獨或者與其它單元組合執行該一個或者多個操作的裝置。輸入設備828也可以用來執行在本公開內容中描述的其它操作和特徵和/或是用於執行該其它操作和特徵的裝置。[0088]如圖8中所示，計算系統810也可以包括經由存儲接口 834耦合到通信基礎設施812的主存儲設備832和備用存儲設備833。存儲設備832和833 —般地代表能夠存儲數據和/或其它計算機可讀指令的任何類型或者形式的存儲設備或者介質。例如存儲設備832和833可以是磁碟驅動(例如所謂硬驅動)、軟盤驅動、磁帶驅動、光碟驅動、快閃記憶體驅動等。存儲接口 834 —般地代表用於在存儲設備832和833與計算系統810的其它部件之間傳送數據的任何類型或者形式的接口或者設備。
[0089]在一個示例中，資料庫840可以被存儲於主存儲設備832中。資料庫840可以代表單個資料庫或者計算設備或者多個資料庫或者計算設備的部分。例如，資料庫840可以代表計算系統810的部分(或者被存儲於該部分上)。備選地，資料庫840可以代表能夠被計算設備、比如計算設備810訪問的一個或者多個在物理上分離的設備(存儲於該一個或者多個在物理上分離的設備上)。
[0090]繼續參照圖8，存儲設備832和833可以被配置為從被配置為存儲計算機軟體、數據或者其它計算機可讀信息的可移除存儲單元讀取和/或向該可移除存儲單元寫入。適合的可移除存儲單元的示例包括而不限於軟盤、磁帶、光碟、快閃記憶體設備等。存儲設備832和833也可以包括用於允許計算機軟體、數據或者其它計算機可讀指令被加載到計算系統810中的其它相似結構。例如，存儲設備832和833可以被配置為讀取和寫入軟體、數據或者其它計算機可讀信息。存儲設備832和833也可以是計算系統810的部分或者可以是通過其它接口系統訪問的分離設備。
[0091]存儲設備832和833可以用來單獨或者與其它單元組合執行這裡公開的操作中的一個或者多個操作和/或是用於單獨或者與其它單元組合執行該一個或者多個操作的裝置。存儲設備832和833也可以用來執行在本公開內容中描述的其它操作和特徵和/或是用於執行該其它操作和特徵的裝置。
[0092]許多其它設備或者子系統可以被連接到計算系統810。反言之，圖8中所示部件和設備無需都存在以實現這裡描述的實施例。也可以用與圖8中所示方式不同的方式互連以上引用的設備和系統。計算系統810也可以運用任何數目的軟體、固件和/或硬體配置。例如，這裡公開的示例實施例可以被編碼為計算機可讀介質上的電腦程式(也稱為計算機軟體、軟體應用、計算機可讀指令或者計算機控制邏輯)。
[0093]包含電腦程式的計算機可讀介質可以被加載到計算系統810中。在計算機可讀介質上存儲的電腦程式的全部或者部分然後可以被存儲於系統存儲器816和/或存儲設備832和833的各種部分中。在被處理器814執行時，向計算系統810中加載的電腦程式可以使處理器814執行這裡描述和/或圖示的示例實施例的功能和/或是用於執行這些功能的裝置。附加地或者備選地，可以在固件和/或硬體中實施這裡描述和/或圖示的示例實施例。例如，計算系統810可以被配置為適於實施這裡公開的實施例中的一個或者多個實施例的專用集成電路(ASIC)。
[0094]因此，根據本發明的實施例，公開利用豎直設置的器件的豎直漏極到柵極耦合的兩端子非易失性存儲器器件。這些存儲器器件以減少的平面覆蓋面積為特徵，因為提供漏極到柵極耦合而無專用電容器。
[0095]儘管前文公開內容使用具體框圖、流程圖和示例來闡述各種實施例，但是可以個別地和/或共同地實施這裡描述和/或圖示的每個框圖部件、流程圖步驟和/或部件。此夕卜，在其它部件中包含的部件的任何公開內容應當視為示例，因為可以實施許多其它架構以實現相同功能。
[0096]這裡僅通過示例給出並且可以如希望的那樣改變這裡描述和/或圖示的過程參數和步驟序列。例如，儘管可以按照特定順序示出或者討論這裡圖示和/或描述的步驟，但是這些步驟未必需要按照圖示或者討論的順序來執行。這裡描述和/或圖示的各種示例方法也可以省略這裡描述或者圖示的步驟中的一個或者多個步驟或者除了公開的步驟之外還包括附加步驟。
[0097]已經出於說明的目的而參照具體實施例前文描述。然而，以上示例討論未旨在於窮舉或者使本發明限於公開的精確形式。許多修改和變化鑑於以上教導是可能的。選擇和描述實施例以便最好地說明本發明的原理及其實際應用，以由此使本領域其他技術人員能夠最好地利用本發明和具有如可以與設想的特定使用相適的各種修改的各種實施例。
[0098]因此描述了根據本發明的實施例。儘管已經在具體實施例中描述本公開內容，但是應當理解本發明不應被解釋為受這樣的實施例限制，而是根據所附權利要求來解釋。
【權利要求】
1.一種兩端子可編程非易失性器件，包括: 關於襯底豎直設置的浮柵，其中所述浮柵包括第一側、第二側和底部部分； 耦合到第一端子並且鄰近所述浮柵的所述第一側形成的源極區域； 耦合到第二端子並且鄰近所述浮柵的所述第二側形成的漏極區域；以及 耦合所述源極區域和漏極區域的溝道； 其中所述漏極區域被電容地耦合到所述浮柵。
2.根據權利要求1所述的器件，其中所述浮柵包括: 部分嵌入在所述襯底中的凹陷溝道浮柵。
3.根據權利要求1所述的器件，其中所述浮柵包括: 在所述半導體襯底以上的FinFET結構。
4.根據權利要求1所述的器件，其中所述浮柵包括: 在所述半導體襯底以上並且向所述半導體襯底中部分嵌入的FinFET結構。
5.根據權利要求1所述的器件，其中所述漏極區域與所述浮柵的充分的部分重疊，從而向所述漏極區域的所述第二端子施加的用於所述器件的編程電壓能夠經過電容耦合被賦予所述浮柵。
6.根據權利要求5所述的器件，還包括: 在所述浮柵的所述第二側上設置的並且在所述漏極區域與所述浮柵之間形成的薄氧化物。
7.根據權利要求1所述的器件，還包括: 在所述浮柵的所述第一側上設置的間隔物氧化物。
8.根據權利要求7所述的器件，其中所述漏極區域比所述源極區域向所述襯底中延伸更遠，從而在所述漏極區域與所述浮柵之間的第一重疊大於在所述源極區域與所述浮柵之間的第二重疊。
9.根據權利要求1所述的器件，其中在所述漏極區域與所述浮柵之間的電容耦合大於在所述源極區域與所述浮柵之間的電容耦合。
10.根據權利要求1所述的器件，其中所述兩端子器件包括浮柵η溝道電晶體。
11.根據權利要求1所述的器件，其中所述兩端子器件包括浮柵P溝道電晶體。
12.根據權利要求1所述的器件，還包括: 經由位線接觸而耦合到所述漏極區域的位線，其中所述位線接觸被電容地耦合到所述浮柵。
13.根據權利要求12所述的器件，其中所述浮柵還包括: 頂部部分，其中所述位線被電容地耦合到所述浮柵的所述頂部部分。
14.根據權利要求1所述的器件，還包括豎直設置的電容器，所述電容器包括: 電耦合到所述漏極區域的η摻雜區域； 電耦合到所述浮柵並且設置在所述η摻雜區域內的浮柵延伸；以及 在所述η摻雜區域與所述浮柵延伸之間的薄氧化物層。
15.一種存儲器單元陣列，包括: 在第一方向上定向的多個位線； 多個兩端子可編程非易失性器件，其中所述器件中的每個器件包括:部分嵌入在襯底中的凹陷溝道浮柵，其中所述浮柵包括第一側、第二側和底部部分； 耦合到第一端子並且鄰近所述浮柵的所述第一側形成的源極區域； 耦合到第二端子並且鄰近所述浮柵的所述第二側形成的漏極區域，其中所述漏極區域經由位線接觸被電耦合到所述位線之一；以及耦合所述源極區域和漏極區域的溝道； 其中所述漏極區域被電容地耦合到所述浮柵。
16.根據權利要求15所述的陣列，還包括: 在與所述第一方向正交的第二方向上定向的至少一個源極線，其中所述至少一個源極線包括在所述陣列的行中排列的非易失性器件的一個或者多個源極區域。
17.根據權利要求15所述的陣列，其中對應非易失性器件的所述漏極區域與所述浮柵的充分的部分重疊，從而向所述漏極區域的所述第二端子施加的用於所述器件的編程電壓能夠經過電容耦合被賦予給所述浮柵。
18.根據權利要求15所述的陣列，其中對應非易失性器件還包括: 在所述浮柵的所述第二側上設置的並且在所述漏極區域與所述浮柵之間形成的薄氧化物。
19.根據權利要求15所述的陣列，其中在對應非易失性器件中，相比於所述源極區域沿著所述所述凹陷溝道浮柵的所述第一側向所述襯底中延伸，所述漏極區域沿著所述第二側向所述襯底中延伸地更遠 ，從而在所述漏極區域與所述浮柵之間的第一重疊大於在所述源極區域與所述浮柵之間的第二重疊。
20.根據權利要求15所述的陣列，其中在對應非易失性器件中，所述位線接觸被電容地耦合到所述浮柵。
21.根據權利要求15所述的陣列，其中在對應非易失性器件中，所述浮柵還包括: 頂部部分，其中所述位線被電容地耦合到所述浮柵的所述頂部部分。
22.根據權利要求15所述的陣列，其中對應非易失性器件包括浮柵η溝道電晶體。
23.根據權利要求15所述的陣列，其中對應非易失性器件包括浮柵P溝道電晶體。
24.一種形成存儲器單元陣列的方法，包括: 提供具有表面的半導體襯底； 關於所述表面提供多個兩端子可編程非易失性器件，其中在行和列中排列所述多個器件； 提供所述非易失性器件的多個浮柵，所述多個浮柵中的每個浮柵關於所述襯底的所述表面豎直設置，所述多個浮柵中的每個浮柵包括第一側、第二側和底部部分； 提供多個源極區域，鄰近對應浮柵的對應第一側形成所述多個源極區域中的每個源極區域； 提供多個漏極區域，鄰近對應浮柵的對應第二側形成所述多個漏極區域中的每個漏極區域，所述多個漏極區域中的每個漏極區域被電容地耦合到對應浮柵；並且 提供多個溝道，所述多個溝道中的每個溝道耦合對應非易失性器件的對應源極區域和對應漏極區域。
25.根據權利要求24所述的方法，還包括: 提供在第一方向上定向的多個主位線；並且提供多個位線接觸，其中在所述陣列的列中排列的非易失性器件的一個或者多個漏極區域經由一個或者多個位線接觸被耦合到對應主位線。
26.根據權利要求25所述的方法，還包括: 提供在與所述第一方向正交的第二方向上定向的多個次位線，其中次位線包括在所述陣列的行中排列的非易失性器件的一個或者多個源極區域。
27.根據權利要求26所述的方法，還包括: 將多個感測放大器耦合到所述多個次位線，以用於測量經過所述兩端子非易失性器件中的一個或者多個兩端子非易失性器件的電壓或者電流。
28.根據權利要求25所述的方法，還包括: 配置對應位線接觸，從而所述位線接觸被電容地耦合到對應浮柵。
29.根據權利要求25所述的方法，還包括: 配置對應位線，從而所述對應位線被電容地耦合到對應浮柵的頂部部分。
30.根據權利要求24所述的方法，其中所述提供多個漏極區域包括: 形成所述多個漏極區域中的每個漏極區域，從而每個漏極區域與對應浮柵的充分的部分重疊，從而向對應漏極區域的端子施加的用於對應器件的編程電壓能夠經過電容耦合被賦予所述對應浮柵。
31.根據權利要求24所述的方法，其中所述提供多個浮柵包括: 形成所述多個浮柵中的每個浮柵為在所述襯底的所述表面以上形成的FinFet結構。
32.根據權利要求24所述的方法，其中所述提供多個浮柵包括: 形成所述多個浮柵中的每個浮柵為部分嵌入在所述襯底中的凹陷的溝道。
33.根據權利要求24所述的方法，還包括: 形成多個薄氧化物，所述多個薄氧化物中的每個薄氧化物被設置於對應浮柵的對應第二側上並且還被形成於對應漏極區域與所述對應浮柵之間。
【文檔編號】H01L29/423GK103999194SQ201280062284
【公開日】2014年8月20日 申請日期:2012年10月29日 優先權日:2011年10月28日
【發明者】D·E·菲施, M·C·帕裡斯 申請人:伊文薩思公司