具有寬帶隙材料與矽材料複合的U‑MOSFET的製作方法

2023-10-25 01:39:47

本發明涉及功率半導體器件領域，具體涉及一種u-mosfet的結構。

背景技術：

功率半導體器件是電力電子技術發展的基礎，目前已成為微電子技術研究的熱點。隨著vlsi製造技術的迅速發展，mosfet的尺寸一直在不斷縮小。器件尺寸的縮小使器件的結深和柵氧厚度正接近實際極限。由於u-mosfet從工藝的角度有效地降低了器件的導通電阻，並能處理較大的導通電流，槽柵mos被認為是器件可靠性加固的理想結構，近年來受到了高度重視。目前，u-mosfet在低壓mosfet產品市場中被廣泛接受，但u-mosfet在耐壓方面，相對於橫向器件還是有一定的差距，因此在保證器件可靠性的基礎上提高器件的擊穿電壓是u-mosfet器件技術發展的方向。

技術實現要素：

為了提高器件的擊穿電壓，本發明提出了一種具有寬帶隙材料與矽材料複合的新型u-mosfet。

本發明的技術方案如下：

具有寬帶隙材料與矽材料複合的u-mosfet，其特徵在於，包括：

寬帶隙半導體材料的n+型襯底；

在所述n+型襯底上表面形成寬帶隙半導體材料的n型漂移區，n型漂移區的厚度和濃度根據不同的耐壓等級設定；

在所述n型漂移區上表面形成的p型矽外延層；

分別在所述p型矽外延層的左、右兩端區域形成的兩處p型基區；每一處p型基區中形成n+型源區；在所述p型矽外延層位於兩處n+型源區之間的區域刻槽至n型漂移區中，滿足刻槽深度大於p型基區與n型漂移區之間pn結的深度，刻槽延伸到寬帶隙半導體漂移區中，刻槽的深度根據不同的耐壓等級設定，在刻槽內壁澱積有柵氧化層；

柵極，設置於柵氧化層的內壁；柵極的上表面覆蓋有鈍化層；

源極，設置於兩處p型基區上表面分別與兩處n+型源區對應，兩處源極共接；

漏極，位於所述n+型襯底下表面；

寬帶隙材料整體的厚度和摻雜濃度由器件的耐壓要求確定，n型漂移區的摻雜濃度低於n+型襯底的摻雜濃度。

在以上方案的基礎上，本發明還進一步作了如下優化：

兩處源極通過覆蓋於鈍化層上表面的同材料金屬(即與源極材料相同的金屬)連成一體。

寬帶隙半導體材料採用碳化矽或氮化鎵。

p型矽外延層是通過異質外延技術或鍵合技術在n型漂移區上表面形成的。

n型漂移區的摻雜濃度與n+型襯底相比，差值為3‐5個數量級。

耐壓要求為950v時，n型漂移區的厚度為10微米左右，耐壓為570v，n型漂移區的厚度為5微米左右。

柵極為多晶矽柵極，源極為金屬化源極，漏極為金屬化漏極。

一種製作上述具有寬帶隙材料與矽材料複合的u-mosfet的方法，包括以下步驟：

(1)在n+型襯底上表面外延一層寬帶隙材料形成n型漂移區；

(2)在n+型襯底下表面形成金屬化漏極；

(3)在n型漂移區上表面通過異質外延技術或鍵合技術生長p型矽外延層；

(4)在p型矽外延層的中部區域進行n+型離子注入；

(5)在n+型離子注入區域的中部刻槽並延伸入n型漂移區中，形成p型基區及n+型源區，要求刻槽深度大於p型基區與n型漂移區之間pn結的深度；

(6)採用局部氧化技術在刻槽內壁形成柵氧化層；

(7)在槽中澱積金屬形成柵極；

(8)在器件表面澱積鈍化層；

(9)刻蝕接觸孔，澱積金屬形成覆蓋整個p型基區及鈍化層上表面的源極一體結構。

本發明技術方案的有益效果如下：

本發明將寬帶隙材料和矽材料相結合，u-mosfet採用寬帶隙襯底材料，在寬帶隙材料上通過異質外延技術或鍵合技術形成矽外延層，刻槽填氧澱積柵金屬。利用寬帶隙材料的高臨界擊穿電場特性，將器件槽柵拐角處柵氧的強電場引入寬帶隙材料中，抬高了器件的縱向電場峰，u-mosfet可承擔更高的擊穿電壓，突破了傳統矽基u-mosfet受單一矽材料臨界擊穿電場的限制，同時寬帶隙材料的高熱導率特性有利於器件散熱，提高了器件的可靠性。此功率u-mosfet可應用於高壓領域。

附圖說明

圖1是本發明的結構示意圖。

其中，1-源極；2-鈍化層；3-柵極；4-n+型源區；5-柵氧化層；6-p型基區；7-n型漂移區；8-n+型襯底；9-漏極。

具體實施方式

下面結合附圖以n溝道u‐mosfet為例介紹本發明。

如圖1所示，本實施例包括：

寬帶隙半導體材料的n+型襯底8；

在所述n+型襯底8上表面形成的寬帶隙半導體材料的n型漂移區7；

在所述n型漂移區7上表面形成的p型矽外延層；

分別在所述p型矽外延層的左、右兩端區域形成的兩處p型基區6；每一處p型基區6中形成n+型源區4；在所述p型矽外延層位於兩處n+型源區4之間的區域刻槽至n型漂移區7中，滿足刻槽深度大於p型基區6與n型漂移區7之間pn結的深度，在刻槽內壁澱積有柵氧化層5；

柵極3，設置於柵氧化層5的內壁；柵極3的上表面覆蓋有鈍化層2；

源極1，設置於兩處p型基區6上表面分別與兩處n+型源區4對應，兩處源極1共接；

漏極9，位於所述n+型襯底8下表面；

該器件具體可以通過以下步驟製備：

1)在n+型襯底8上表面外延一層寬帶隙材料形成n型漂移區7；寬帶隙半導體材料採用碳化矽或氮化鎵，n型漂移區7的摻雜濃度比n+型襯底8的摻雜濃度小3‐5個數量級；

2)在n+型襯底8下表面形成金屬化漏極；

3)在n型漂移區7上表面通過異質外延技術或鍵合技術生長p型矽外延層；

4)在p型矽外延層的中部區域進行n+型離子注入；

5)在n+型離子注入區域的中部刻槽並延伸入n型漂移區7中，形成p型基區6及n+型源區4，要求刻槽深度大於p型基區6與n型漂移區7之間pn結的深度；

6)採用局部氧化技術在刻槽內壁形成柵氧化層5；

7)在槽中澱積金屬形成柵極；

8)在器件表面澱積鈍化層；

9)刻蝕接觸孔，澱積金屬形成覆蓋整個p型基區6及鈍化層上表面的源極一體結構。

經分析表明，該器件較之傳統矽基u‐mosfet的性能改善，在兩種器件漂移區長度相同，漂移區摻雜濃度相同的情況下，該器件的擊穿電壓較傳統矽基u‐mosfet提高了4‐5倍。

本發明中的u-mosfet也可以為p型溝道，其結構與n溝道u-mosfet等同，也應視為屬於

本技術：
權利要求的保護範圍，在此不再贅述。