一種超高壓bcd半導體工藝以及超高壓bcd器件的製作方法
2023-10-05 15:56:09 1
專利名稱：一種超高壓bcd半導體工藝以及超高壓bcd器件的製作方法
技術領域：
本發明涉及半導體製造エ藝領域，尤其涉及ー種超高壓B⑶半導體エ藝以及超高壓B⑶器件。
背景技術：
B⑶是ー種單片集成エ藝技術，這種技術能夠在同一晶片上製作雙極型電晶體(Bipolar Junction Transistor), CMOS和DMOS器件。BCDエ藝不僅綜合了雙極型器件高跨導、強負載驅動能力和CMOS集成度高、低功耗的優點，而且集成進了高耐壓DMOS功率器件。由於DMOS同時具有高壓和高速開關的特性，因而用BCDエ藝製造的電源管理晶片能エ作在是高壓和高頻下，是製造高性能電源晶片的理想エ藝。採用BCDエ藝製造的單片集成晶片可以提高系統性能，節省電路的封裝費用，並具有更好的可靠性。BCDエ藝的主要應用領域為電源管理(電源和電池控制)、顯示驅動，汽車電子、エ業控制等領域。由於B⑶エ藝的應用領域的不斷擴大，對BCDエ藝的要求越來越高。目前，BCDエ藝主要朝著高壓、高功率、高密度方向分化發展。在高壓集成電路(HVIC)領域，處於300V-800V之間的超高壓集成電路HVIC是非常重要的組成部分，由於具有高可靠度、集成化，以及高效節能等突出優點受到業界青睞，其產品廣泛應用於節能照明，功率校正，消費電子以及PC的開關電源，馬達驅動等方面。而該類HVIC的實現的主要難點和關鍵是對其設計支持的高壓エ藝平臺。300V-800V超高壓B⑶エ藝除了需要集成超高壓DM0S、CM0S以及雙極型電晶體以夕卜，通常還需要穩壓齊納ニ極管，高阻值多晶矽電阻和高壓JFET等器件，往往需要將高壓(350V-800V),中壓(10V-40V)，低壓(5V)全部集成在一起，對器件的エ藝集成兼容性和不同電壓水平隔離的要求都很高。此外，根據HVIC電路的具體應用需求，對エ藝還有許多特殊的要求，如目前用於節能照明的電子鎮流器和馬達驅動應用一般都採用半橋或全橋的橋式電路拓撲結構，半橋和全橋的高側功率管的驅動電路需要有電壓可在OV到幾百伏高壓浮動的電位平移電路，高壓浮動盆隔離結構及自舉ニ極管等結構，這就對高壓BCDエ藝提出了更高的要求。
發明內容
本發明所要解決的技術問題是提供了ー種超高壓BCD半導體エ藝以及超高壓BCDエ藝實現的器件，以解決多種電壓水平器件的集成問題。為了解決上述技術問題，本發明的技術方案是提供了ー種超高壓BCD半導體エ藝，其實現的集成器件包括做在N型外延上的高壓LDM0S、高壓浮動盆結構、低壓PMOS管、低壓NMOS管、低壓VNPN管、VDNMOS、齊納ニ極管、低壓NLDM0S、LPNP以及對稱的漏極延伸EDPMOS0該エ藝具有N型埋層，所述N型埋層貫穿所述P型襯底以及所述N型外延，高低壓結構之間形成有PN結對通隔離結構；所述高壓浮動盆結構包括多個P-top環和位於N阱內的高壓N+以及N型埋層，所述多個P-top環和所述高壓N+均位於N型外延內，所述高壓浮、動盆結構以其中心左右對稱。進ー步地，所述高壓LDMOS包括多個P-top環、第一類高壓N+層次形成的漏極區以及P型PBD，所述P型PBD內包含有第二類高壓N+形成的源極以及形成PBD歐姆接觸引出的源漏P+區，所述第二類高壓N+與所述源漏P+區接觸，並且所述源漏P+區全部外露於接觸窗ロ，所述第二類高壓N+部分外露於接觸窗ロ，所述高壓LDMOS以所述第一類高壓N+層次形成的漏極為中心左右對稱。進ー步地，所述低壓VNPN管，其N阱內具有高壓N+作為集電極，其P型PBD形成的基極內包含有第二類高壓N+層次作為發射極以及形成PBD歐姆接觸引出的源漏P+區，並且所述第二類高壓N+和所述源漏P+區具有各自的接觸窗ロ。進ー步地，所述齊納ニ極管包括N+，N型埋層以及多個深P阱結構，所述多個深P阱相互交疊以降低陽極寄生電阻，並且分別與所述N型埋層交疊。 進ー步地，所述低壓NLDM0S，其P型PBD內包含有第二類高壓N+層次形成的源以及形成PBD歐姆接觸引出的源漏P+區，其N型輕摻雜漏極區內具有第一類高壓N+形成的漏扱，所述P型PBD與所述N型輕摻雜漏極區均包含在N阱內，所述低壓NLDMOS以所述第一類高壓N+為中心左右對稱。進ー步地，所述LPNP包含有低壓源漏N+作為N阱的基區引出、P型PBD作為發射極和集電極，所述低壓源漏N+以及P型PBD均包含在N阱內，並且所述LPNP以其發射極為中心左右對稱。進ー步地，所述對稱的漏極延伸EDPMOS包含有低壓源漏N+作為N阱引出、P型PBD作為漏極延伸，所述P型PBD內包含有源漏P+區，低壓源漏N+以及P型PBD均包含在N阱內。進ー步地，所述PN結對通隔離結構包括相互交疊的深P阱與P型埋層。進ー步地，所述深P阱與P型埋層的摻雜貫通N型外延。進ー步地，所述N型外延的厚度為5 25微米。本發明提供了ー種超高壓B⑶エ藝，包括如下步驟在P型矽襯底上通過銻注入和磷注入形成N型埋層；注入硼形成P型埋層；生長N型外延，在所述外延上做P隔離阱光刻和深P隔離阱注入，並推迸，形成的深P阱與P型埋層的摻雜貫通所述外延並有交疊；生長硬掩模氧化層，做N阱光刻，溼法刻蝕出N阱窗ロ，進行N阱磷注入；做P阱光刻，溼法刻蝕出P阱窗ロ，進行P阱硼注入；做有源掩膜，溼法刻蝕出高壓有源區域，熱生長高壓區域柵氧化層；做雙柵極氧化物掩膜，溼法刻蝕出CMOS有源區域，熱生長CMOS柵氧化層，澱積多晶矽並摻雜；做多晶矽光刻，刻蝕，並熱生長氧化層；做P-top光刻，進行P-top注入，並進行熱推進；做PBD光刻，進行P-body注入，並進行熱推進；做發射極光刻，進行高壓N+注入，形成高壓的源漏，雙極電晶體的發射極以及齊納ニ極管源級JACMOS P+層光刻，進行硼注入，形成CMOS源/漏極；做CMOS N+層光刻，進行磷注入，形成CMOS源/漏極；澱積低壓介質氧化層層次，澱積氮化矽阻擋層，澱積高壓厚氧化介質層，進行退火，同時激活源漏注入的摻雜雜質，做場板層次光刻，並溼法刻蝕高壓厚氧化介質層，停在氮化矽上，去除窗ロ內的氮化矽；做接觸孔層次光刻，刻蝕低壓介質氧化層形成接觸孔，進行粘附層鈦和阻擋層氮化鈦澱積，熱退火，澱積金屬層；做金屬層層次光刻，刻蝕，並澱積鈍化層；做PAD層次光刻，刻蝕掉PAD窗ロ的鈍化層，進行合金エ藝。進ー步地,鋪注入劑量為1E15量級,磷注入劑量為1E13量級。進ー步地，所述N型埋層與所述P襯底之間的結擊穿電壓高於750v。本發明提供的超高壓BCD半導體器件包括了多種電壓水平的器件，並且其中的高壓浮動盆結構，能夠為橋式電路的應用提供エ藝平臺支持。本發明提供的超高壓B⑶エ藝，該エ藝採用P型襯底上生長N型外延的方法，不僅實現了多種電壓水平器件的集成，而且可形成橋式電路驅動必須的高壓浮動盆結構，為橋式電路的應用提供了エ藝平臺支持，此外，該エ藝具有可擴展性，可以加入層次形成多層金屬的高壓BCDエ藝，也可加入高阻阻擋層次獲得高阻值多晶電阻等。 進ー步地，形成N型埋層時，在高溫退火推進後P注入形成的N+全部包住，通過這樣的處理增大了 N+埋層邊界與P襯底的PN結曲率半徑。進ー步地，由P-top環,P型襯底和N型外延,P+ (可以是P-body注入或者深P _離阱注入)實現表面高耐壓。
圖Ia是本發明實施例提供的超高壓BCD半導體器件中的高壓LDMOS以及高壓浮動盆剖面結構示意圖；圖Ib是本發明實施例提供的超高壓BCD半導體器件中的低壓PMOS管、低壓NMOS管、低壓VNPN管、VDNM0S、齊納ニ極管的剖面結構示意圖；圖Ic是本發明實施例提供的超高壓B⑶半導體器件中的低壓NLDMOS、LPNP以及対稱的漏極延伸EDPMOS的剖面結構示意圖；圖2是本發明實施例提供的超高壓BCDエ藝步驟的流程模塊示意圖。
具體實施例方式以下結合附圖和具體實施例對本發明提出的ー種超高壓BCD半導體器件以及超高壓BCDエ藝作進ー步詳細說明。根據下面說明和權利要求書，本發明的優點和特徵將更清楚。需說明的是，附圖均採用非常簡化的形式且均使用非精準的比率，僅用於方便、明晰地輔助說明本發明實施例的目的。本發明的核心思想在於，本發明提供的超高壓BCD半導體器件包括了多種電壓水平的器件，並且其中的高壓浮動盆結構，能夠為橋式電路的應用提供エ藝平臺支持；本發明提供的超高壓BCDエ藝，該エ藝採用P型襯底上生長N型外延的方法，不僅實現了多種電壓水平器件的集成，而且可形成橋式電路驅動必須的高壓浮動盆結構，為橋式電路的應用提供了エ藝平臺支持，此外，該エ藝具有可擴展性，可以加入層次形成多層金屬的高壓BCDエ藝，也可加入高阻阻擋層次獲得高阻值多晶電阻等。圖Ia是本發明實施例提供的超高壓BCD半導體器件中的高壓LDMOS以及高壓浮動盆剖面結構示意圖；圖Ib是本發明實施例提供的超高壓BCD半導體器件中的低壓PMOS管、低壓NMOS管、低壓VNPN管、VDNM0S、齊納ニ極管的剖面結構示意圖；圖Ic是本發明實施例提供的超高壓BCD半導體器件中的低壓PMOSjgH NM0S、低壓NLDMOS、LPNP以及對稱的漏極延伸EDPMOS的剖面結構示意圖。參照圖la、圖Ib以及圖lc，提供的超高壓B⑶半導體器件，該器件包括做在N型外延102上的高壓LDMOSl、高壓浮動盆結構2、低壓PMOS管3、低壓NMOS管4、低壓VNPN管5、VDNM0S6、齊納ニ極管7、低壓PM0S8、低壓NM0S9、低壓NLDMOS10、LPNP11以及對稱的漏極延伸EDPM0S12，並且均具有N型埋層103，高低壓結構之間形成有PN結對通隔離結構104 ;所述高壓浮動盆結構2包括多個P-top環105和位於N阱106內的高壓N+107，所述多個P-top環105和所述高壓N+107均位於N型外延102內，所述高壓浮動盆結構2以其中心左右對稱。在本實施例中，所述N型外延102的厚度為5 25微米。所述高壓LDMOSl包括多個P_top環105、第一類高壓N+201層次形成的漏極區以及P型PBD202，所述P型PBD202內包含有第二類高壓N+203作為LDMOS的源極以及源漏P+區109作為P型體區的引出，所述第二類高壓N+203與所述源漏P+區109接觸，所述高壓LDMOSl以所述第一類高壓N+201形成的LDMOS的漏極為中心左右對稱。在P型PBD202上部分依次覆蓋有高壓柵氧化層204以及多晶矽柵極205。
參照圖lb，所述低壓PMOS管3以及所述低壓NMOS管4包括N型埋層103，其中，低壓PMOS管3的N型外延102內包括N阱106，N阱106內包括多個所述源漏P+區109，其中兩個所述源漏P+區109上覆蓋有多晶矽柵極205，所述低壓NMOS管4的N型外延102內包括P阱108，P阱108內包括N型輕摻雜漏401以及高壓N+107，其中，N型輕摻雜漏401內包含有低壓源漏N+402 ;所述低壓VNPN管5的N型外延102內包括N阱106以及P型PBD202,其N阱106內具有高壓N+107作為集電極，其P型PBD202形成的基極內包含有第ニ類高壓N+203作為發射極以及源漏P+區109作為歐姆接觸引出；所述VDNM0S6的N型外延102內包括N阱106和多個P型PBD202，P型PBD202包括高壓N+107源極以及源漏P+區109形成的PBD引出。所述齊納ニ極管7包括N型埋層103以及多個深P阱701，所述多個深P阱701相互交疊，並且分別與所述N型埋層103交疊，在N型外延102內還包括有高壓 N+107。參照圖lc，所述低壓NLDM0S10，其P型PBD202內包含有第二類高壓N+203作為源極以及源漏P+區109形成的PBD引出，其N型輕摻雜漏極區401內具有高壓N+107作為漏極，所述P型PBD202與所述N型輕摻雜漏極區401均包含在N阱106內，所述低壓NLDM0S10以所述高壓N+107為中心左右對稱。進ー步地，所述LPNPll包含有低壓源漏N+402作為N阱引出、P型PBD202形成的集電極和發射扱，所述低壓源漏N+402以及P型PBD202均包含在N阱106內，並且所述LPNPll以所述P型發射極107為中心左右對稱；所述對稱的漏極延伸EDPM0S12包含有低壓源漏N+402作為N阱引出、P型PBD202作為漏極延伸，所述P型PBD202內包含有源漏P+區109，低壓源漏N+402以及P型PBD202均包含在N阱106內。在圖Ic中，還包括有15V的PMOS以及15v的NM0S，其結構與圖Ib中的低壓PMOS管3和低壓NMOS管4的結構類似，在此不再贅述。在本實施例中，參照圖la、圖Ib以及圖lc，所述PN結對通隔離結構104包括相互交疊的深P阱1041與P型埋層1042，並且所述深P阱1041與P型埋層1042的摻雜貫通N型外延102。圖2是本發明實施例提供的超高壓BCDエ藝步驟的流程模塊示意圖。。參照圖2，本發明實施例提供ー種超高壓B⑶エ藝，該エ藝包括以下步驟
S201、在P型矽襯底上通過銻注入和磷注入形成N型埋層；S202、注入硼形成P型埋層；S203、生長N型外延，在所述外延上做P隔離阱光刻和深P隔離阱注入，並推迸，形成的深P阱與P型埋層的摻雜貫通所述外延並有交疊；S204、做N阱光刻，溼法刻蝕出N阱窗ロ，進行N阱磷注入；S205、做P阱光刻，溼法刻蝕出P阱窗ロ，進行P阱硼注入；S206、做有源掩膜，溼法刻蝕出高壓有源區域，熱生長高壓區域柵氧化層；S207、做雙柵極氧化物掩膜，溼法刻蝕出CMOS有源區域，熱生長CMOS柵氧化層，澱 積多晶矽並摻雜；S208、做多晶娃光刻,刻蝕,並熱生長氧化層；S209、做P-top光刻，進行Ρ-top注入，並進行熱推進；S210、做PBD光刻，進行P_body注入，並進行熱推進；S211、做發射極光刻，進行高壓N+注入，形成高壓的源漏，雙極電晶體的發射極以及齊納ニ極管源級；S212、做CMOS P+層光刻，進行硼注入，形成CMOS源/漏極；S213、做CMOS N+層光刻，進行磷注入，形成CMOS源/漏極；S214、澱積低壓介質氧化層層次，澱積氮化矽阻擋層，澱積高壓厚氧化介質層，進行退火，同時激活源漏注入的摻雜雜質，做場板層次光刻，並溼法刻蝕高壓厚氧化介質層，停在氮化矽上，去除窗口內的氮化矽；S215、做接觸孔層次光刻，刻蝕低壓介質氧化層形成接觸孔，進行粘附層鈦和阻擋層氮化鈦澱積，熱退火，澱積金屬層；S216、做金屬層層次光刻，刻蝕，並澱積鈍化層；S217、做PAD層次光刻，刻蝕掉PAD窗ロ的鈍化層，進行合金エ藝。在本實施例中，N型埋層103採用銻和磷兩次注入，銻注入劑量為1E15量級，磷注入劑量為1E13量級，在高溫退火推進後磷注入形成的N-會將銻注入形成的N+全部包住，通過這樣的處理増大了 N+埋層103邊界與P襯底的PN結曲率半徑，N+埋層103與所述P襯底101之間的結擊穿電壓高於750v。顯然，本領域的技術人員可以對發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.ー種超高壓B⑶半導體エ藝實現的集成器件，其特徵在於，器件包括做在N型外延上的高壓LDMOS、高壓浮動盆結構、低壓PMOS管、低壓NMOS管、低壓VNPN管、VDNM0S、齊納ニ極管、低壓NLDM0S、LPNP以及對稱的漏極延伸EDPMOS，所述集成器件具有N型埋層，所述N型埋層貫穿P型襯底以及所述N型外延，高低壓結構之間形成有PN結對通隔離結構； 所述高壓浮動盆結構包括多個P-top環，位於N阱內的高壓N+以及N型埋層，所述多個P-top環和所述高壓N+均位於N型外延內，所述高壓浮動盆結構以其中心左右對稱。
2.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述高壓LDMOS包括多個P-top環、第一類高壓N+層次形成的源、漏極區以及P型PBD體區，所述P型PBD體區內包含有第二類高壓N+層次形成的源極以及形成PBD的歐姆接觸引出的源漏P+區，所述第ニ類高壓N+層次形成的源極與所述源漏P+區接觸，並且所述源漏P+區全部外露於接觸窗ロ，所述第二類高壓N+部分外露於接觸窗ロ，所述高壓LDMOS以所述第一類高壓N+層次形成的漏極為中心左右對稱。
3.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述低壓VNPN管，其N阱內具有第一類高壓N+集電極，其P型PBD基區內包含有第二類高壓N+層次形成的源區以及形成PBD歐姆接觸引出的源漏P+區，並且所述第二類高壓N+和所述源漏P+區具有各自的接觸窗ロ。
4.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述齊納ニ極管包括高壓N+，多個深P阱以及N型埋層，所述多個深P阱相互交疊以降低寄生電阻，並且分別與所述N型埋層交疊。
5.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述低壓NLDM0S，其P型PBD內包含有第二類高壓N+層次形成的源區以及形成PBD歐姆接觸引出的源漏P+區，其N型輕摻雜漏極區內具有第一類高壓N+漏區，所述P型PBD與所述N型輕摻雜漏極區均包含在N阱內，所述低壓NLDMOS以所述高壓N+漏極為中心左右對稱。
6.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述LPNP包含有低壓源漏N+作為N阱的基區引出、P型PBD作為發射極和集電極，所述低壓源漏N+以及P型PBD均包含在N阱內，並且所述LPNP以其發射極為中心左右対稱。
7.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述對稱的漏極延伸EDPMOS包含有低壓源漏N+作為N阱引出、P型PBD作為漏極延伸，所述P型PBD內包含有源漏P+區，低壓源漏N+以及P型PBD均包含在N阱內。
8.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述PN結對通隔離結構包括相互交疊的深P阱與P型埋層。
9.根據權利要求8所述的超高壓BCD半導體器件，其特徵在於，所述深P阱與P型埋層的摻雜貫通N型外延形成對通隔離。
10.根據權利要求I所述的超高壓BCD半導體器件，其特徵在於，所述N型外延的厚度為5 25微米。
11.一種如權利要求I所述的超高壓B⑶エ藝，其特徵在於，包括如下步驟 在P型矽襯底上通過銻注入和磷注入形成N型埋層； 注入硼形成P型埋層； 生長N型外延，在所述外延上做P隔離阱光刻和深P隔離阱注入，並推迸，形成的深P阱與P型埋層的摻雜貫通所述外延並有交疊； 做N阱光刻，溼法刻蝕出N阱窗ロ，進行N阱磷注入； 做P阱光刻，溼法刻蝕出P阱窗ロ，進行P阱硼注入； 做有源掩膜，溼法刻蝕出高壓有源區域，熱生長高壓區域柵氧化層； 做雙柵極氧化物掩膜，溼法刻蝕出CMOS有源區域，熱生長CMOS柵氧化層，澱積多晶矽並摻雜； 做多晶矽光刻，刻蝕，並熱生長氧化層； 做P-top光刻，進行P-top注入，並進行熱推進； 做PBD光刻，進行P-body注入，並進行熱推進； 做發射極光刻，進行高壓N+注入，形成高壓的源漏，雙極電晶體的發射極以及齊納ニ極管源級； 做CMOS P+層光刻，進行硼注入，形成CMOS源/漏極； 做CMOS N+層光刻，進行磷注入，形成CMOS源/漏極； 澱積低壓介質氧化層層次，澱積氮化矽阻擋層，澱積高壓厚氧化介質層，進行退火，同時激活源漏注入的摻雜雜質，做場板層次光刻，並溼法刻蝕高壓厚氧化介質層，停在氮化矽上，去除窗口內的氮化矽； 做接觸孔層次光刻，刻蝕低壓介質氧化層形成接觸孔，進行粘附層鈦和阻擋層氮化鈦澱積，熱退火，澱積金屬層； 做金屬層層次光刻，刻蝕，並澱積鈍化層； 做PAD層次光刻，刻蝕掉PAD窗ロ的鈍化層，進行合金エ藝。
12.根據權利要求11所述的超高壓B⑶エ藝，其特徵在於，所述銻注入劑量為1E15量級，所述磷注入劑量為1E13量級。
13.根據權利要求11所述的超高壓B⑶エ藝，其特徵在於，所述N型埋層與所述P襯底之間的結擊穿電壓高於750v。
全文摘要
本發明提供了一種超高壓BCD工藝，該超高壓BCD工藝可實現多種半導體器件的集成，超高壓BCD器件包括做在N型外延上的高壓LDMOS、高壓浮動盆結構、低壓PMOS管、低壓NMOS管、低壓VNPN管、VDNMOS、齊納二極體、低壓NLDMOS、LPNP以及對稱的漏極延伸EDPMOS，該工藝具有N型埋層，N型埋層貫穿P型襯底以及N型外延，高低壓結構之間形成有PN結對通隔離結構。本發明提供的高壓BCD工藝集成了多種電壓水平的器件，並且其中的高壓浮動盆結構，能夠為橋式電路的應用提供工藝平臺支持。
文檔編號H01L27/06GK102664181SQ20121015079
公開日2012年9月12日 申請日期2012年5月15日 優先權日2012年5月15日
發明者呂宇強, 楊海波, 邵凱, 陳雪萌 申請人:上海先進半導體製造股份有限公司