用於減小二階和三階非線性的電路和方法
2023-10-11 05:15:39
專利名稱：用於減小二階和三階非線性的電路和方法
技術領域：
本發明總體上涉及電子電路，具體涉及減小電子電路中的電晶體器件的二階和三階非線性。
背景技術：
在大多數通信電路中，線性信號放大表示核心啟用功能。例如，無線通信收發機在其傳送和接收信號處理路徑中的各級採用線性信號放大。更具體地，基於射頻(RF)的通信系統依賴於混頻電路、低噪聲放大電路、功率放大電路等等中的線性放大，以維持信號保真度並限制不期望的諧波頻率的生成。然而，半導體電晶體(例如，雙極電晶體或MOS電晶體)的非線性伏安(IV)特性代表在嚴重依賴於此類電晶體的使用的通信電路中的信號非線性的基本來源。
大多數模擬RF構建塊的重要的與電晶體相關的參數包括跨導、噪聲和輸出電導。具體地，電晶體跨導(gm)-漏極-源極/集電極電流對柵極-源極/基極-發射極電壓的導數表示電晶體線性度的基本度量。漏極-源極/集電極電流對柵極-源極/基極-發射極電壓的一階導數(gm1)表示電晶體的線性係數。漏極-源極/集電極電流對柵極-源極/基極-發射極電壓的二階導數和三階導數(gm2和gm3)分別表示電晶體的二階和三階非線性係數。非線性係數gm2和gm3影響2階和3階互調失真(IMD2和IMD3)，所述2階和3階互調失真(IMD2和IMD3)進而影響了2階和3階截點(IP2和IP3)。作為更高電路線性度的更高的IP2和IP3需要gm2和gm3為0或接近0。
外差和零差是無線通信收發機中的兩種典型接收機架構。零差接收機現今已在高度集成電路(IC)實施方式中採用。結果，一般來說，這兩種接收機對不同類型的非線性失真敏感。電晶體中的二階非線性生成二階失真信號，該二階失真信號會難以與零差接收機中的期望信號區分開。就對三階非線性失真具有高要求的外差接收機而言也有類似問題。通常對於現代無線電收發機，特別是處理多標準的那些，對二階和三階非線性這二者都有要求，這是由於在接收機處存在具有不同頻率的信號並且發生不同頻率組合。因此，所關心的是，同時減小2階和3階非線性失真。
為了補償電晶體器件的非線性，可以使用多種不同的線性化技術，例如，反饋、預失真和多相濾波。除這些補償技術之外或者與這些補償技術相結合，還存在更多基本非線性補償機制。例如，能夠通過並聯放置兩個或更多電晶體來形成更線性的複合電晶體器件，例如在美國專利第6,636,115號、第6,819,184號和Chunyu Xin等人在IEEEInternational Symposium on Circuit And Systems 2004上的論文「aLinearization Technique for RF Low Noise Amplifier」中，開發了用於通過不同的柵/基極偏置以及依適當尺寸製造電晶體來消除(cancellation)電晶體對的非線性的技術。然而，該消除僅適用於三階或奇數階非線性。Chunyu Xin等人在『a Linearization Technique forRF Low Noise Amplifier』中闡述，對於最佳三階失真消除偏置點，二階非線性通常變差。這是由於以下事實造成的對於不同的柵極偏置，儘管兩個電晶體的3階係數可以具有不同的符號，能夠通過對電流進行組合來將它們消除掉，然而，2階係數將具有相同符號。通過增加電晶體對的輸出電流，將增加2階項，從而惡化了二階截點IP2。為了保持IP2性能並同時提供三階補償，使用了具有匹配電晶體的差分電路，以便能夠消除(cancel)2階失真。然而，差分電路是複雜的，並具有高電流消耗，另外還需要完全匹配的電晶體。
美國專利公布號2005/0176399提出了一种放大器，包括源極退化(degeneration)電感；以及並聯耦合且具有互不相同的柵極偏置的至少兩個場效應電晶體。場效應電晶體的源極連接是沿著源極退化電感的不同位置而被耦合的。這項技術用於在為了最佳三階非線性消除而對複合電晶體進行偏置時，減小二階非線性對高頻的三階互調失真的影響。而沒有對二階非線性本身的消除進行討論。
因此，需要開發一種方法和電路，其能夠同時消除2階和3階非線性這二者，也就是說，同時改進IP2和IP3
發明內容
一種電子電路包括並聯耦合的至少兩個電晶體。以第一柵源電壓和第一漏源電壓來對第一電晶體進行偏置。以第二柵源電壓和第二漏源電壓來對第二電晶體進行偏置。以柵源電壓偏移來將第一柵源電壓與第二柵源電壓彼此偏移，並以漏源電壓偏移來將第一漏源電壓與第二漏源電壓彼此偏移。這些偏置條件使得第一和第二電晶體工作在不同的區域內，以使得第一和第二電晶體的二階和三階非線性基本上同時彼此消除掉。
在一個實施例中，第一電晶體可以工作在二次飽和區或線性非飽和區內；第二電晶體可以工作在指數亞閾值區或準指數區內。將柵源偏移電壓和漏源偏移電壓確定為使得第一電晶體的漏源電流對第一柵源電壓的二階導數與三階導數之比約等於第二電晶體的漏源電流對第二柵源電壓的二階導數與三階導數之比。
一種實現電子電路的對應方法包括將至少兩個電晶體並聯耦合。該方法包括對第一和第二電晶體進行偏置，以使得它們工作在不同的區域內。這引起第一電晶體的漏源電流對第一柵源電壓的二階導數與三階導數之比約等於第二電晶體的漏源電流對第二柵源電壓的二階導數與三階導數之比，使得第一和第二電晶體的二階和三階非線性基本上同時彼此消除掉。
作為非限制性示例，該電子電路提供了減小二階和三階非線性這二者的優點。該電子電路的改進的線性和良好的可製造性使其成為廣泛範圍的電路應用(諸如，低噪聲放大器、RF混頻器、功率放大器等)中的理想構建塊。
當然，本發明不限於上述特徵和優點。實際上，本領域技術人員在閱讀了以下詳細描述並查看了附圖後將認識到另外的特徵和優點。
圖1是電晶體電路的一個實施例的框圖。
圖2是電晶體電路的另一實施例的框圖。
圖3示出了單獨電晶體的漏源電流對柵源電壓的二階導數的示意曲線。
圖4示出了單獨電晶體的漏源電流對柵源電壓的三階導數的示意曲線。
圖5示出了單獨電晶體的漏源電流對柵源電壓的二階導數與三階導數之比的示意曲線。
圖6示出了具有不同柵極-源極和漏極-源極偏移的單獨電晶體的漏源電流對柵源電壓的二階導數的示意曲線。
圖7是單獨和複合電晶體的漏源電流的曲線圖。
圖8是單獨和複合電晶體的漏源電流的一階導數曲線的曲線圖。
圖9是單獨和複合電晶體的漏源電流的二階導數曲線的曲線圖。
圖10是單獨和複合電晶體的漏電流的三階導數曲線的曲線圖 圖11是示例性電晶體閾值電壓曲線的曲線圖。
圖12是對於N溝道和P溝道電晶體的一個實施例的、由逆短溝道效應而引起的閾值電壓峰值的曲線圖。
圖13是低噪聲放大器電路的一個實施例的框圖。
圖14是示出了在圖13所示的低噪聲放大器中使用的單獨和複合電晶體的特性的曲線圖。
具體實施例方式 在操作中，電晶體的跨導不僅依賴於柵源電壓，而且依賴於漏源電壓，二階和三階非線性也是如此。此外，電晶體的大小和閾值電壓也是在處理電晶體非線性時所要考慮的兩個重要的參數。想到這些條件，以下描述了一種消除二階和三階非線性的電路和方法。
圖1示出了「複合」電晶體電路10，通過將第一電晶體T12與第二電晶體T14並聯耦合來形成，以使得兩個電晶體T12和T14共享柵極連接16、漏極連接18和源極連接20。(對於電晶體電路10的雙極實施方式，這些連接分別對應於基極、集電極和發射級連接。)將電晶體T14的柵極偏置與電晶體T12的柵極偏置偏移VGSoff。將電晶體T12的漏極偏置與電晶體T14的漏極偏置偏移VDSoff。這樣一來，電晶體T12和T14具有不同的柵極偏置和漏極偏置。注意，偏移電壓VGSoff和VDSoff是相對的，如圖2所示，能夠將它們分別添加至T12的柵極和T14的漏極。此外，電晶體T12和T14可以具有不同的閾值電壓、寬度和長度。
注意，在一個或多個實施例中，電晶體電路10是以集成電路工藝來實現的，其中第一電晶體T12包括被配置具有第一電晶體溝道長度的多於一個集成電路電晶體元件，而第二電晶體T14包括被配置具有第二電晶體溝道長度的多於一個集成電路電晶體元件。
電晶體的漏源電流能夠由柵源電壓的多項式近似來表示(當忽略對漏源電壓的依賴時)，其中漏源電流的導數是根據下式的多項式中的項的係數 方程1 如前所述，gm1表示漏源電流對柵源電壓的一階導數，其為電晶體跨導。gm2和gm3分別表示漏源電流對柵源電壓的二階和三階導數，也就是說，分別是跨導的一階和二階導數。
通過以上內容可以看出，跨導是電晶體線性度的度量。通過使跨導隨所施加的柵極偏置變化更小來獲得更高的線性度，也就是說，隨著柵極偏置的變化，gm1是恆定的，使得gm2和gm3為0或接近0。
對於電晶體電路10，組合的漏源電流是 IDS＝IDS12+IDS14 如果電晶體T12和T14的gm2彼此消除掉並且電晶體T12和T14的gm3也同時彼此消除掉，則組合的漏源電流是線性的。對電晶體T12和T14進行合適的偏置從而使它們工作在不同的區域內將使得gm2和gm3具有大致相同的值但針對電晶體T12和T14具有不同的符號。以下的描述和方程將示出消除的原理以及如何找到此類偏置點。
在依賴於柵源偏置電壓(VGS)和漏源偏置電壓(VDS)的四個不同的工作區中可以對金屬氧化物半導體(MOS)電晶體進行建模。這四個工作區是指數亞閾值區、準指數區、二次飽和區和線性非飽和區。當MOS電晶體的柵源電壓高於其閾值電壓時，根據方程2的近似能夠非常好地適合二次飽和區和線性非飽和區這二者 在VGS＞Vt時方程2 方程2中的常量按照下式而與物理量有關 V1＝Vt V2＝V0-Vm 其中Cox是將柵極與溝道分離的氧化層的電容(每單位面積)，W是溝道寬度，L是溝道長度，μ0是溝道中的電子/空穴的遷移率，VGS是柵源電壓，並且Vt是閾值電壓。常量Vm和V0通過半導體工藝來定義。它們控制由表面散射引起的遷移率退化的發生(on-set)。方程2中的分子與溝道中的電位分布相關。根據電晶體是工作在飽和區還是非飽和區內，指數α能夠具有值1或2。分母與表面散射相關。根據電晶體是空穴傳輸還是電子傳輸佔優勢，指數γ能夠是1或2或1與2之間。對於在該應用中執行的非線性消除分析，α＝γ＝2將非常合適。
當MOS電晶體的柵源電壓低於閾值電壓或在閾值電壓附近時，電晶體工作在指數亞閾值區，在該指數亞閾值區內，漏源電流能夠如方程3中所表示(漏偏置電壓依賴性非常小，並且可忽略不計) 在VGS≤Vt時方程3 其中m是始終＜1的指數函數的理想因子。β是熱電壓的倒數q/kT，IDS0是飽和電流。
在一個實施例中，在如方程2所表示的工作條件下對電晶體T12進行偏置，並且在如方程3所表示的指數亞閾值區內對電晶體T14進行偏置。在嚴格的意義上，電晶體12工作在線性非飽和區內，這是由於Vgs-Vt＞Vds但諸如漏極致勢壘降低、溝道長度調製和速度飽和之類的二階效應會使工作區之間的轉移不那麼明顯可見。
根據方程2和3能夠計算一階、二階和三階導數如下 對於工作在指數亞閾值區內的電晶體T14 方程4 gm2_14＝(mβ)2IDS14方程5 gm3_14＝(mβ)3IDS14方程6 電晶體T14的二階導數與三階導數之比是 方程7 對於工作在二次飽和區或線性非飽和區內的電晶體T12，以下各式適用 方程8 方程9 方程10 電晶體T14的二階導數與三階導數之比是 方程11 可以注意到，T14的漏源電流對柵源電壓的二階導數和三階導數始終是正的。為了找到對二階非線性和三階非線性這二者都實現消除的柵極偏置電壓，需要解方程12 方程12 將以上兩個方程彼此相除，得到方程13 方程13 從方程13找到同時消除二階非線性和三階非線性的條件 方程14 其中，VGS12can是電晶體T 12的柵極偏置。該柵極偏置有兩個解，捨去平方根之前的負號所對應的那個解。當找到了VGS12can時，將T14的柵極偏置從VGS12ccan偏移VGSoff。可以根據方程15來計算VGSoff值 方程15 圖3和4示出了消除的原理。在圖3中，示出了T12和T14的二階導數曲線，而在圖4中，示出了T12和T14的三階導數曲線。在柵極偏置點VGScan處，gm2_12＝gm2_14且gm3_12＝gm3_14。當T14僅僅通過使用一個調整VGSoff而工作在指數亞閾值區內時，同時消除二階非線性和三階非線性是可能的。圖3中的2階導數gm2_12是VGS的單調遞減函數。比值gm2_14/gm3_14總是1/mβ，並且由於gm2_12能夠從0變化至任意負值，因而總是可以找到VGS＝VGScan值，其中gm2_12/gm3_12也是1/mβ。為了得到消除，在圖3中隨VGSoff水平地移動T14的gm2曲線。當找到正確值VGSoff時，由於始終固定的比值gm2_14/gm3_14，可以發現對於圖4所示的gm3而言也發生消除。
當考慮到諸如噪聲、增益和參數變化的敏感度之類的其他設計要求時，使T14工作在更高電流電平處具有很多優點。在一個實施例中，T14工作在準指數閾值區-指數亞閾值區與二次飽和區之間的區域，其中柵源電壓處於指數亞閾值區VGS1的上邊界與二次飽和區VGS2的下邊界之間。VGS1通常處於電晶體閾值電壓附近，並且VGS2比VGS2高几十伏。在該區域內，能夠通過具有依賴於柵極電壓的理想因子的指數函數以及漏極電壓依賴性F(VDS14)，來對漏源電流進行建模，如方程16 方程16 然而，當電晶體工作在該區域內時，消除的條件更為複雜。漏源電壓依賴性變得更為重要。圖5和6圖形化地示出了消除解的存在。在圖5中，示出了T12和T14的gm2/gm3比值曲線。實線是在不同柵源和漏源電壓偏移下的gm2/gm3比值曲線。
從以上關於指數情形的討論得知，期望找到其中T12和T14的gm2/gm3比值相等的柵源電壓。在不具有漏源電壓偏移的點A處開始，在圖5中，利用由T14的gm2/gm3比值曲線與電晶體T12的gm2/gm3比值曲線(虛線)的交點所確定的值，對T14施加柵源電壓偏移VGSoff1。因此到達點F。圖6所示的gm2曲線中的對應偏置點揭示了到點F的該移位給出錯誤的gm2值，因此沒有發生消除(gm2_12+gm2_14≠0)。然後，施加漏源電壓偏移VDSoff1，並且這給出了單調的且始終高於先前曲線的另一gm2/gm3比值曲線。對於相同的gm2/gm3比值，這次其起始於點B。使T14的gm2/gm3比值曲線與T12的gm2/gm3比值曲線相交的新柵源電壓偏移VGSoff2給出了點E，在這種情況下，如圖6所示，點E給出正確的gm2值，使得gm2和gm3這二者都發生消除，即，gm2_12+gm2_14＝0且gm3_12+gm3_14＝0。對於更大的漏源偏移VDSoff2，相同的工藝引起新的柵源偏移VGSoff3和從C到D的轉移。從圖6能夠看出，沒有獲得匹配的gm2值(gm2_12+gm2_14≠0)。
根據該討論能夠理解到，只要與該情況的偏離足夠小以至於限制了gm2/gm3曲線的斜率，在準指數區內就還存在唯一解。
僅為說明目的，在一個實施例中，如圖7所示，能夠根據DC特性、漏源電流與柵源電壓的關係曲線來確定適當的參數值V0＝0.5V、Vm＝0.9V和m＝0.6。通過使用用於電晶體工作的BSIM模型的仿真工具來獲得圖7中的曲線。該計算是方程2和3所表示的分析模型的結果，其中圖7還示出了這些適當參數值以用於比較。能夠看出，通過分析模型所計算的DC特性非常適合電晶體T12和T14的BSIM仿真模型的DC特性。
利用這些參數值，根據方程11，在VGScan＝0.63V處將發生消除。因此，電晶體電路10的偏置條件是 VDS＝0.8V、VGS＝0.63V、VDSoff＝-0.5V、VGSoff＝-0.32V。
電晶體T12和T14的大小是 長度L12＝0.8um、寬度W12＝17um並且L14＝0.1um、W14＝10um。
電晶體T12和T14的閾值電壓是 Vt12＝0.3V、Vt14＝0.6V 對於電晶體T12，偏置條件是 Vds12＝0.8V+ΔVDS＝0.3V、Vgs12＝0.63V， 這暗示了電晶體T12工作在線性非飽和區內。
對於電晶體T14，偏置條件是 Vds14＝0.8V、Vgs14＝0.63V+ΔVGS＝0.31V， 這進而表示電晶體T14工作在指數亞閾值區內。
當然，對於不同的半導體工藝，這些參數可以具有不同值。
圖8分別示出了電晶體電路10和兩個電晶體T12、T14的仿真結果gm1。對於電晶體電路10，gm1增大，變平坦，然後開始隨VGS的增大而再次增大。因此，對於處於0.63V或附近的柵極偏置，gm1同時具有零斜率和拐點，使得gm2和gm3在該柵極偏置範圍處為零。圖9和10示出了電晶體電路10以及電晶體T12和T14中每一個電晶體的仿真結果gm2和gm3。可以注意到，對於處於0.63V或附近的柵極偏置，電晶體T12和T14的gm2值具有相反的符號，這引起電晶體電路10的組合gm2為零。對於相同的柵極偏置範圍(大約0.63V)，與單獨使用的每個電晶體相比，電晶體電路10的gm3值也能夠達到零值或接近零值。這樣一來，對於電晶體電路10，同時消除或減小了二階和三階非線性。
可以注意到，電晶體T14比電晶體T12具有高得多的閾值電壓。這是由於電晶體T14的溝道長度被選擇為使得發生逆短溝道效應(RSCE)。圖11示出了給定工藝技術(例如，以0.1微米或更小溝道長度實現的深亞微米MOS電晶體)的逆短溝道效應。從圖11看出，閾值電壓隨著溝道長度向最小溝道長度減小而增大，但而後在最小溝道長度處或附近開始減小。因此，該RSCE特性在最小溝道長度處或附近形成峰值(最大)閾值。此外，通過調整半導體工藝，RSCE特性能夠表現出相對寬的閾值電壓峰值。在寬峰值下，由工藝製造容差引起的電晶體溝道長度微小變化不會導致電晶體14的閾值電壓的偏離，電晶體14的溝道長度的目標是處於與額定(nominal)閾值電壓峰值相對應的長度處或附近。圖12示出了圖11給出的N溝道和P溝道器件曲線的閾值電壓峰值的放大視圖，並表現出期望的寬峰值特性。
當然，只要滿足所需要的工作條件就能夠任意選擇電晶體T12和T14的溝道長度。優選地，將溝道長度選擇為使得半導體工藝中的微小變化不會導致大的閾值電壓變化。例如，如上所述，電晶體T12的溝道長度可以被選擇在0.4μm與1μm之間，並且電晶體T14的溝道長度可以被選擇在0.1μm處或附近。
電晶體電路10的改進的線性度和良好的可製造性使其成為廣泛範圍的電路應用(包括廣泛範圍的射頻通信電路)中的理想構建塊。通過非限制性示例，圖13示出了包括電晶體電路10的實施例的射頻低噪聲放大器電路30。在工作時，射頻(RF)輸入信號RF IN驅動柵極連接16，而漏極連接18通過漏極負載電阻器R1耦合至供電電壓導軌VDD，並從而提供射頻輸出信號RF OUT。最後，源極連接20通過發射極退化電感器L1耦合至參考電壓，例如VSS，其中發射極退化電感器L1為RF IN驅動電路提供阻抗匹配。
圖14提供了在低噪聲放大器電路30中使用的電晶體電路10的另一特性示意圖。在RF IN端子處提供了由具有頻率f1＝1GHz和f2＝1.01GHz的兩個音調構成的RF信號。RF OUT端子處的輸出信號具有不同頻率下的不同分量，例如，頻率f1和f2下的基本分量、頻率f1-f2和f2+f1下的二階非線性分量以及頻率2f1-f2和2f2-f1下的三階非線性分量。圖14示出了二階和三階分量的幅度(以dB表示)(歸一化為基本分量的幅度)與柵極偏置的關係曲線。為了比較，還針對在低噪聲放大器電路30中單獨使用時的電晶體T12和T14示出了二階和三階分量的幅度(也歸一化為基本分量的幅度)與柵極偏置的關係曲線。可以看出單獨一個電晶體如何能夠消除或至少減小不同柵源電壓下的二階和三階分量，而電晶體電路10如何能夠同時消除或至少減小一個柵源電壓下的二階和三階非線性分量。這通過以下事實來說明在柵源電壓處於0.63V附近的點處，對於二階和三階非線性分量而言，存在驟降(dip)。
當然，電晶體電路10適用於廣泛範圍的電路和器件。例如，電晶體電路10能夠被包括在RF混頻器中、射頻功率放大器或任何類型的低噪聲放大器等內。此外，電晶體電路10能夠被包括在無線收發機中。
上述特定實施例僅是示意性的，而決不應被視為限制性的。儘管以上討論是為了在電晶體電路10中同時消除二階和三階非線性，該電路還可以用於僅單獨消除二階非線性或三階非線性。此處，術語「消除」不應在「完全消除」的意義上進行理解，其應被理解為「基本上消除」或「減小」等。本發明的範圍由以下權利要求確定，並且落在權利要求範圍內的所有變型和等同物都應被包括在其中。
權利要求
1.一種電子電路(10)，其中所述電子電路的二階和三階非線性基本上被同時消除，所述電子電路(10)包括
並聯耦合的兩個電晶體(T12、T14)；
偏置電路，向第一電晶體(T12)供給第一柵源電壓和第一漏源電壓，並向第二電晶體(T14)供給第二柵源電壓和第二漏源電壓；
其特徵在於
所述電子電路(10)是以金屬氧化物半導體工藝來實現的，其中第一和第二電晶體(T12、T14)的閾值電壓是電晶體溝道長度的函數；並且
其中第二電晶體溝道長度被配置為使得第二電晶體(T14)的閾值電壓處於由給定半導體工藝的逆短溝道效應而引起的、閾值電壓與溝道長度的關係曲線的峰值。
2.根據權利要求1所述的電子電路，其中所述偏置電路被配置為向第一電晶體供給第一柵源電壓以使得第一電晶體(T12)的漏源電流對第一柵源電壓的二階導數與三階導數之比等於或約為1/mβ，其中m是第二電晶體(T14)的漏源電流的指數函數的理想因子，並且β是熱電壓的倒數；並且所述偏置電路被配置為將第二柵源電壓與第一柵源電壓偏移，以使得第二電晶體(T14)的漏源電流對第二柵源電壓的二階導數等於或基本上等於第一電晶體(T12)的漏源電流對第一柵源電壓的二階導數。
3.根據權利要求1所述的電子電路，其中所述偏置電路被配置為將第一柵源電壓與第二柵源電壓彼此偏移，並將第一漏源電壓與第二漏源電壓彼此偏移，以使得第一電晶體(T12)的漏源電流對第一柵源電壓的二階導數與三階導數之比約等於第二電晶體(T14)的漏源電流對第二柵源電壓的二階導數與三階導數之比。
4.根據權利要求1所述的電子電路，其中所述第一電晶體(T12)包括被配置具有第一電晶體溝道長度的多於一個集成電路電晶體元件，並且所述第二電晶體(T14)包括被配置具有第二電晶體溝道長度的多於一個集成電路電晶體元件。
5.根據權利要求1所述的電子電路，其中所述第二電晶體的閾值電壓大於所述第一電晶體的閾值電壓。
6.根據權利要求4所述的電子電路，其中所述第二電晶體溝道長度處於0.1μm或約為0.1μm，並且所述第一電晶體溝道長度大於0.4μm。
7.一種射頻混頻器電路，包括根據權利要求1-6中任一項所述的電子電路。
8.一種射頻低噪聲放大器電路，包括根據權利要求1-6中任一項所述的電子電路。
9.一種射頻功率放大器電路，包括根據權利要求1-6中任一項所述的電子電路。
10.一種無線收發機，包括根據權利要求1-6中任一項所述的電子電路。
11.一種在電晶體電路中同時消除二階和三階非線性的方法，包括
將至少兩個電晶體並聯耦合，以形成電晶體電路(10)；
以第一柵源電壓和第一漏源電壓來對第一電晶體(T12)進行偏置；
以第二柵源電壓和第二漏源電壓來對第二電晶體(T14)進行偏置；
其特徵在於
以金屬氧化物半導體工藝實現電子電路(10)，其中第一和第二電晶體(T12、T14)的閾值電壓是電晶體溝道長度的函數；
將第二電晶體溝道長度配置為使得第二電晶體(T14)的閾值電壓處於由給定半導體工藝的逆短溝道效應而引起的、閾值電壓與溝道長度的關係曲線的峰值。
12.根據權利要求1所述的方法，其中將第一柵源電壓確定為使得第一電晶體(T12)的漏源電流對第一柵源電壓的二階導數與三階導數之比等於或約為1/mβ，其中m是第二電晶體(T14)的漏源電流的指數函數的理想因子並且β是熱電壓的倒數；並且其中將第二柵源電壓與第一柵源電壓偏移，以使得第二電晶體(T14)的漏源電流對第二柵源電壓的二階導數等於或基本上等於第一電晶體(T12)的漏源電流對第一柵源電壓的二階導數。
13.根據權利要求11所述的方法，其中以柵源電壓偏移將第一柵源電壓與第二柵源電壓彼此偏移；並且
以漏源電壓將第一漏源電壓與第二漏源電壓彼此偏移，以使得第一電晶體(T12)的漏源電流對第一柵源電壓的二階導數與三階導數之比約等於第二電晶體(T14)的漏源電流對第二柵源電壓的二階導數與三階導數之比。
全文摘要
一種電子電路(10)包括並聯耦合的至少兩個電晶體(T12、T14)，其中第二電晶體溝道長度被配置為使得第二電晶體(T14)的閾值電壓處於由給定半導體工藝的逆短溝道效應而引起的、閾值電壓與溝道長度的關係曲線的峰值。以第一柵源電壓和第一漏源電壓來對第一電晶體(T12)進行偏置。以第二柵源電壓和第二漏源電壓來對第二電晶體(T14)進行偏置。以柵源電壓偏移將第一柵源電壓與第二柵源電壓彼此偏移，並且以第二漏源電壓偏移將第一漏源電壓與第二漏源電壓彼此偏移。這些偏置條件使得電晶體(T12、T14)工作在不同的區域內，以使得電晶體(T12、T14)的二階非線性和三階非線性基本上同時消除掉。
文檔編號H03F1/32GK101785178SQ200880011197
公開日2010年7月21日 申請日期2008年3月25日 優先權日2007年4月4日
發明者T·阿恩伯格 申請人:艾利森電話股份有限公司