包含具有磁隧道結的存儲單元的薄膜磁性體存儲裝置的製作方法
2023-10-22 18:55:12
專利名稱：包含具有磁隧道結的存儲單元的薄膜磁性體存儲裝置的製作方法
技術領域：
本發明涉及薄膜磁性體存儲裝置，更為特定地是涉及包含具有磁隧道結(MTJMagnetic Tunnel Junction)的存儲單元的隨機存取存儲器。
背景技術：
作為能以低耗電量進行非易失數據存儲的存儲裝置，MRAM(Magnetic Random Access Memory磁隨機存取存儲器)裝置日益引人注目。MRAM裝置，是利用在半導體集成電路上形成的多個薄膜磁性體進行非易失的數據存儲並可以對各薄膜磁性體進行隨機存取的存儲裝置。
特別是，近年來的報導表明，通過將採用了磁隧道結(MTJMagnetic Tunnel Junction)的薄膜磁性體用作存儲單元，使MRAM裝置的性能取得了飛躍的改進。在許多技術文獻中公開了包含具有磁隧道結的存儲單元的MRAM裝置，例如，「A10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell(一種在各單元中採用磁隧道結及FET開關的10ns讀寫非易失性存儲器陣列)」ISSCC Digest of TechnicalPapers TA7.2 Feb.2000.及「Nonvolatile RAM based on MagneticTunnel Junction elements(一種基於磁隧道結元件的非易失性RAM)」ISSCC Digest of Technical Papers TA7.3 Feb.2000.等。
圖21是表示具有磁隧道結的存儲單元(以下，也簡稱為「MTJ存儲單元」)的結構的簡圖。
參照圖21，MTJ存儲單元MC，包含電阻隨以磁性方式寫入的存儲數據的數據電平而變化的磁隧道結MTJ、及存取電晶體ATR。存取電晶體ATR，在讀出位線RBL和寫入位線WBL之間，與磁隧道結MTJ串聯連接。作為存取電晶體ATR，通常採用場效應型電晶體。
對MTJ存儲單元，配置當寫入數據時用於使數據寫入電流流過的寫入位線WBL及寫入數字線WDL、用於指示數據讀出的字線WL、當讀出數據時用於讀出存儲數據的讀出位線RBL。
圖22是在半導體基板上製作的MTJ存儲單元的結構圖。
參照圖22，在半導體基板SUB上形成存取電晶體ATR。存取電晶體ATR，具有作為n型區域的源/漏區110和120、及柵極130。源/漏區110，通過在接觸孔內形成的金屬膜140與讀出位線RBL電氣連接。
寫入數字線WDL，在讀出位線RBL的上層的金屬配線層上形成。磁隧道結MTJ，配置在寫入數字線WDL的上層。磁隧道結MTJ，通過在接觸孔內形成的金屬膜140、金屬配線層及勢壘金屬150與存取電晶體ATR的源/漏區120電氣連接。勢壘金屬150，是為使磁隧道結MTJ與金屬配線之間電氣連接而設置的緩衝材料。
磁隧道結MTJ，包括具有被固定了的磁化方向的磁性體層(以下，也簡稱為固定磁化層)FL、在與由數據寫入電流產生的數據寫入磁場對應的方向上磁化的磁性體層(以下，也簡稱為自由磁化層)VL。在固定磁化層FL及自由磁化層VL之間，配置由絕緣體膜形成的隧道勢壘層(隧道膜)TB。自由磁化層VL，根據所寫入的存儲數據的電平，磁化為與固定磁化層FL相同的方向或相反的方向。
磁隧道結MTJ的電阻，隨固定磁化層FL與自由磁化層VL之間的磁化方向的相互關係而變化。具體地說，當固定磁化層FL與自由磁化層VL之間的磁化方向一致時，與兩者的磁化方向相反時相比，電阻較小。
寫入位線WBL，與磁隧道結MTJ電氣連接，並設在磁隧道結MTJ的上層。如後文所詳述的，當寫入數據時，必需使寫入位線WBL及寫入數字線WDL兩者都流過數據寫入電流。另一方面，當讀出數據時，通過將字線WL激活為高電壓狀態，使存取電晶體ATR導通，並將磁隧道結MTJ以電氣方式連接在讀出位線RBL與寫入位線WBL之間。
用於使數據寫入電流流過的寫入位線WBL和寫入數字線WDL及用於使讀出電流(數據讀出電流)流過的讀出位線RBL，由金屬配線層形成。另一方面，字線WL，是為控制存取電晶體ATR的柵極電壓而設置的，因而不需要通過激活而流過電流。因此，從提高集成度的觀點考慮，字線WL，可以用多晶矽層或ホリサイド層等與柵極130在同一配線層上形成，而無需設置新的獨立的金屬配線層。
圖23是說明對MTJ存儲單元的數據寫入動作的概念圖。
參照圖23，當寫入數據時，使字線WL變為非激活狀態，並使存取電晶體ATR截止。在這種狀態下，用於使自由磁化層VL磁化為與寫入數據的電平對應的方向的數據寫入電流，分別流過寫入位線WBL及寫入數字線WDL。自由磁化層VL的磁化方向，由分別流過寫入位線WBL及寫入數字線WDL的數據寫入電流的方向決定。
圖24是說明數據寫入電流的方向與自由磁化層的磁化方向的關係的概念圖。
參照圖24，用橫軸示出的磁場Hx，表示由流過寫入數字線WDL的數據寫入電流產生的磁場H(WDL)。另一方面，由縱軸示出的磁場Hy，表示由流過寫入位線WBL的數據寫入電流產生的磁場H(WBL)。自由磁化層VL的磁化方向，僅當所施加的磁場H(WDL)與H(WBL)之和到達圖中示出的星形特性線的外側區域時才能更新。即，為執行數據寫入，必須使寫入數字線WDL及寫入位線WBL雙方都流過足以產生超過規定強度的磁場的數據寫入電流。
另一方面，在施加了相當於星形特性線的內側區域的磁場的情況下，自由磁化層VL的磁化方向不變。即，僅在寫入數字線WDL及寫入位線WBL中的一方流過規定的數據寫入電流時，不執行數據寫入。一旦寫入MTJ存儲單元後的磁化方向、即存儲數據電平，在執行新的數據寫入之前的時間裡以非易失的方式保持。
圖25是說明對MTJ存儲單元的讀出動作的概念圖。
參照圖25，當讀出數據時，存取電晶體ATR，響應字線WL的激活而導通。因此，磁隧道結MTJ，將寫入位線WBL與讀出位線RBL之間電氣連接。進一步，通過使讀出電流Is流過包含磁隧道結MTJ及讀出位線RBL的電流路徑，可以在讀出位線RBL上產生與磁隧道結MTJ的電阻對應的、即與MTJ存儲單元的存儲數據電平對應的電壓變化。
因此，例如，如將讀出位線RBL預先充電到規定電壓後再開始將字線WL激活，則通過檢測讀出位線RBL的電壓即可讀出MTJ存儲單元的存儲數據。
另外，當進行數據讀出動作時，雖然也使磁隧道結MTJ流過讀出電流Is，但一般將讀出電流Is設定為比上述數據寫入電流的位數小1～2位左右。因此，讀出數據時由讀出電流Is的影響而錯誤地改寫MTJ存儲單元的存儲數據的可能性很小。
一般地說，在將多個MTJ存儲單元按行列狀配置的MRAM裝置中，與存儲單元行對應地配置寫入數字線WDL及字線WL，與存儲單元列對應地配置寫入位線WBL及讀出位線RBL。因此，必需與各存儲單元行對應地配置寫入數據時使用的寫入數字線WDL及讀出數據時使用的字線WL的兩種配線。按照這種結構，將使與行選擇動作有關的電路的面積增大。
另外，如上所述，對於作為數據寫入對象的選擇存儲單元，必須使寫入位線WBL及寫入數字線WDL雙方都流過數據寫入電流。因此，對屬於與選擇存儲單元相同的存儲單元行或存儲單元列的非選擇存儲單元，在寫入數字線WDL及寫入位線WBL的任何一方，都要流過數據寫入電流。
對於這些非選擇存儲單元，從理論上說並不執行數據寫入，但仍存在著因噪聲等的影響而執行微小的寫入動作從而使自由磁化層的磁化方向發生變化的可能性。這種現象的累積結果，將導致數據的誤寫入，因而有可能失去存儲數據。因此，應尋求一種當寫入數據時能夠抑制這種數據誤寫入的危險性的結構。
另外，需要通過動作測試充分地評價各MTJ存儲單元對數據誤寫入的耐受性。因此，還應尋求一種能有效地對整個存儲器陣列執行這種動作測試的結構。
發明內容
本發明的目的在於，提供一種能夠減小與行選擇動作有關的部分的電路面積的薄膜磁性體存儲裝置。
本發明的另一目的在於，提供一種當寫入數據時能夠防止發生對非選擇存儲單元的數據誤寫入的薄膜磁性體存儲裝置。
本發明的又一目的在於，提供一種能有效地評價各MTJ存儲單元對數據誤寫入的耐受性的薄膜磁性體存儲裝置。
本發明的薄膜磁性體存儲裝置，備有包含按行列狀配置的多個存儲單元的存儲器陣列。各存儲單元，具有根據由第1和第2數據寫入電流以磁性方式寫入的存儲數據改變的電阻。薄膜磁性體存儲裝置，還備有分別與存儲單元行對應設置並在激活時分別用於使第1數據寫入電流沿行方向流過的多條寫入數字線、分別與存儲單元列對應設置並在激活時用於使第2數據寫入電流沿列方向流過的多條寫入位線、分別與存儲單元行對應設置並用於將包含被選定為數據讀出對象的選擇存儲單元的選擇行激活的多條字線、用於執行存儲器陣列中的行選擇的行選擇部。行選擇部，包含用於對行地址進行解碼的行解碼電路、與各字線對應設置並當讀出數據時用於根據對應的存儲單元行的解碼結果將對應的字線激活的字線選擇電路、與各寫入數字線對應設置並當寫入數據時用於根據對應的存儲單元行的解碼結果將對應的寫入數字線激活的寫入數字線選擇電路。
因此，本發明的薄膜磁性體存儲裝置，可以由數據寫入用的寫入數字線及數據讀出用的字線共有用於對行選擇結果進行解碼的行解碼電路。其結果是，可以減小與行選擇動作有關的電路面積，從而能實現MRAM裝置的小面積化。
本發明的另一種結構的薄膜磁性體存儲裝置，備有包含按行列狀配置的多個存儲單元、且沿行方向劃分為多個存儲塊的存儲器陣列。各存儲單元，具有根據由第1和第2數據寫入電流以磁性方式寫入的存儲數據改變的電阻。薄膜磁性體存儲裝置，還備有分別與存儲單元行對應設置並在激活時分別用於使第1數據寫入電流流過包含被選定為數據讀出對象的選擇存儲單元的選擇行的多條寫入數字線、按每L個(L2以上的自然數)存儲單元行配置並在激活時用於使第2數據寫入電流流過的主寫入位線、在各存儲塊中分別與存儲單元列對應設置的多條副寫入位線。各副寫入位線，配置在離對應的存儲單元比對應的主寫入位線更近的位置。薄膜磁性體存儲裝置，還備有在各存儲塊中分別與主寫入位線對應設置並用於控制對應的主寫入位線與L條副寫入位線之間的連接的連接控制部。連接控制部，在包含著選擇存儲單元的存儲塊中，將與選擇存儲單元對應的選擇副寫入位線與對應的主寫入位線連接，同時將其他的各副寫入位線與對應的主寫入位線電氣切斷。
上述薄膜磁性體存儲裝置，可以劃分配置副寫入位線並以相互獨立的方式控制各自的激活，所以，可以使沿列方向的數據寫入電流僅流過包含作為數據寫入對象的選擇存儲單元的必要區域。因此，能夠抑制對非選擇存儲單元的數據誤寫入的危險性。
進一步，本發明另一種結構的薄膜磁性體存儲裝置，備有包含按行列狀配置的多個存儲單元的存儲器陣列。各存儲單元，具有根據由第1和第2數據寫入電流以磁性方式寫入的存儲數據改變的電阻。薄膜磁性體存儲裝置，還備有分別與存儲單元行對應設置並在激活時分別用於使第1數據寫入電流沿行方向流過的多條寫入數字線、分別與存儲單元列對應設置並在激活時分別用於使第2數據寫入電流沿列方向流過的多條寫入位線、分別與存儲單元行對應設置並在激活後分別用於使數據讀出電流流向對應的存儲單元的多條字線、當進行動作測試時用於將多條寫入數字線、多條寫入位線、及多條字線的至少一種線中的至少2條以並行方式激活的多重選擇控制部。
因此，當進行動作測試時，能以並行方式將多條寫入數字線、多條寫入位線、和/或多條字線激活，所以，可以在短時間內有效地進行動作測試。
附圖的簡單說明
圖1是表示本發明實施例1的MRAM裝置的總體結構的簡略框圖。
圖2是用於說明圖1示出的存儲器陣列的結構的圖。
圖3是用於表示子字驅動器區及子塊的詳細結構的電路圖。
圖4是詳細地表示圖3所示的子行解碼器的結構的電路圖。
圖5是表示實施例2的主寫入位線及副寫入位線的分級配置的框圖。
圖6是將寫入位線按分級方式配置後的MTJ存儲單元的結構圖。
圖7是詳細說明實施例2的選擇開關的配置的電路圖。
圖8是說明實施例2的選擇存儲單元塊中的列方向數據寫入電流的路徑的第1電路圖。
圖9是說明實施例2的選擇存儲單元塊中的列方向數據寫入電流的路徑的第2電路圖。
圖10是表示實施例2的變形例的主寫入位線及副寫入位線的分級配置的框圖。
圖11是詳細說明實施例2的變形例的選擇開關的配置的電路圖。
圖12是說明實施例2的變形例的選擇存儲單元塊中的列方向數據寫入電流的路徑的第1電路圖。
圖13是說明實施例2的變形例的選擇存儲單元塊中的列方向數據寫入電流的路徑的第2電路圖。
圖14是表示實施例3的與幹擾測試時的行選擇有關的電路配置的電路圖。
圖15是表示圖14所示的多重選擇控制電路的結構的電路圖。
圖16是表示實施例3的子解碼器區的結構的電路圖。
圖17是表示實施例3的與副寫入位線SWBL的多重選擇有關的部分的結構的電路圖。
圖18是表示實施例3的列多重選擇的第1例的概念圖。
圖19是表示實施例3的列多重選擇的第2例的概念圖。
圖20是實施例3的幹擾測試的流程圖。
圖21是表示MTJ存儲單元的結構的簡圖。
圖22是在半導體基板上製作的MTJ存儲單元的結構圖。
圖23是說明對MTJ存儲單元的數據寫入動作的概念圖。
圖24是說明數據寫入電流的方向與自由磁化層的磁化方向的關係的概念圖。
圖25是說明對MTJ存儲單元的讀出動作的概念圖。
發明的
具體實施例方式
在下文中，參照附圖詳細說明本發明的實施例。圖中的同一符號，表示相同或相當的部分。
參照圖1，本發明實施例1的MRAM裝置1，響應來自外部的控制信號CMD及地址信號ADD而進行隨機存取，並執行寫入數據DIN的輸入及讀出數據DOUT的輸出。
MRAM裝置1，備有響應控制信號CMD而控制MRAM裝置1的整體動作的控制電路5、及具有按行列狀配置的多個MTJ存儲單元的存儲器陣列10。
存儲器陣列10，包含按行列狀配置的多個MTJ存儲單元。MTJ存儲單元的結構，與圖21中所示相同。在圖1中，示出1個典型的MTJ存儲單元、以及與其對應的字線WL、寫入數字線WDL、寫入位線WBL及讀出位線RBL的配置。字線WL及寫入數字線WDL，與存儲單元行對應配置。在實施例1的結構中，字線WL，以分級的方式設置按各多個存儲單元行配置的主字線MWL、及按每個存儲單元行配置的副字線SWL。讀出位線RBL及寫入位線WBL，與存儲單元列對應配置。
當寫入數據時，將與選擇存儲單元對應的存儲單元行(以下，也稱選擇行)的寫入數字線WDL及與選擇存儲單元對應的存儲單元列(以下，也稱選擇列)的寫入位線WBL激活，並分別流過數據寫入電流。而當讀出數據時，將與選擇存儲單元對應的字線WL(副字線SWL)激活為高電壓狀態，並使讀出電流(數據讀出電流)Is通過選擇存儲單元及讀出位線RBL。
關於存儲器陣列10中的MTJ存儲單元及上述信號線群的配置，將在後文中詳細說明。此外，在下文中，將信號、信號線及數據線等的二值的高電壓狀態(電源電壓Vcc)及低電壓狀態(接地電壓Vss)也分別稱為「H電平」及「L電平」。
MRAM裝置1，還備有對由地址信號ADD表示的行地址RA進行解碼並輸出用於執行存儲器陣列10的行選擇的解碼結果的行解碼器20、對由地址信號ADD表示的列地址CA進行解碼並輸出用於執行存儲器陣列10的列選擇的解碼結果的列解碼器25、及讀出/寫入控制電路30和35。
讀出/寫入控制電路30和35，是寫入數據時用於使數據寫入電流流過寫入位線WBL的電路、讀出數據時用於使讀出電流流過讀出位線RBL的電路、讀出數據時用於檢測讀出位線RBL的電壓並生成讀出數據的電路等的總稱。
參照圖2，存儲器陣列10，被細分為由子字驅動器區52及子列驅動器區55圍繞的存儲單元塊50。在整個存儲器陣列10中，存儲單元塊50，按m行×n列(n、m自然數)的行列狀配置。在下文中，將選擇存儲單元所屬的存儲單元塊簡稱為選擇存儲單元塊。
在列方向上彼此相鄰的m個存儲單元塊，構成同一個存儲體。因此，存儲器陣列10，被劃分為n個存儲體BK1～BKn。同樣，在行方向上彼此相鄰的n個存儲單元塊，構成同一個塊組。因此，存儲器陣列10，被劃分為m個塊組BGL1～BGLm。
在各存儲單元塊50中，MTJ存儲單元，按行列狀配置。對每個存儲單元行配置數據讀出用的副字線SWL、數據寫入用的寫入數字線WDL。即，寫入數字線WDL，在每個子塊中以獨立的方式與各存儲單元行對應配置。在實施例1的結構中，將主寫入字線MWL作為用於行選擇的上位信號線而與副字線SWL及寫入數字線WDL進行分級配置。主字線MWL，按各多個存儲單元行以共用的方式橫跨沿行方向彼此相鄰的n個存儲單元塊配置。
主字驅動器60，分別與主字線MWL對應配置。各主字驅動器60，根據行解碼器20的行選擇結果，將對應的主字線MWL激活。
與各存儲單元列對應地配置數據寫入用寫入位線WBL及讀出位線RBL。在實施例1的結構中，寫入位線WBL及讀出位線RBL，以共用的方式橫跨沿列方向彼此相鄰的m個存儲單元塊配置。當與字線一樣將這些位線按分級方式配置成上位位線和下位位線時，在子列驅動器區55內設置用於控制兩者之間的連接的電路群，沿列方向配置段解碼線SGDL。段解碼線SGDL，根據行解碼器20的解碼結果而激活，並傳送用於控制副字線SWL及寫入數字線WDL的激活範圍的信號。段解碼線SGDL，設置成通過子字驅動器區，並如後文所述包含著存儲體選擇線BSL、選擇線SL及復位線RSL。對段解碼線SGDL，按每個存儲體獨立地進行控制。
在子字驅動器區52內，配置著用於根據對應的段解碼線SGDL及主字線MWL控制對應的副字線SWL及寫入數字線WDL的激活的電路群。
參照圖3，在子字驅動器區52內，與各存儲單元行對應地配置在子字驅動器70及子行解碼器80。
在圖3中，作為一例，假定對每4個存儲單元行設置1條主字線MWL。即，在各存儲單元塊中，1條主字線MWL，與4條副字線SWL及寫入數字線WDL相對應。選擇與1條主字線MWL對應的4條副字線(讀出數據時)及寫入數字線WDL(寫入數據時)中的哪一條副字線SWL及寫入數字線WDL，根據選擇線SL中的1條的激活(H電平)指定。復位線RSL1～RSL4，是為將暫時保持在子字驅動器內的解碼結果復位而配置的。此外，當統稱選擇線SL1～SL4及復位線RSL1～RSL4時，分別稱為選擇線SL及復位線RSL。存儲體選擇線BSL，當對應的存儲體內包含選擇存儲單元塊時，激活為H電平。
子字驅動器70，包含柵極電壓由存儲體選擇線BSL控制並設置在主字線MWL與內部結點N0之間的選擇電晶體71、由內部結點N0控制柵極電壓並連接在選擇線SL中的1條(例如SL0)與用於保持解碼結果的結點Nd之間的電晶體72、柵極電壓由與電晶體72相同的選擇線(SL0)控制並連接在內部結點N0與結點Nd之間的電晶體73。進一步，子字驅動器70，還包含柵極電壓由復位線RSL控制並設置在結點Nd與接地電壓Vss之間的電晶體74。
存儲體選擇線BSL，當激活時設定為H電平(電源電壓Vcc)，在解碼結果由結點Nd保持後，變為L電平(接地電壓Vss)。這時，利用由電晶體72和73構成的鎖存電路保持該存儲體選擇線BSL的激活狀態。對選擇線SL及復位線RSL的電壓電平，以彼此互補的方式進行控制。
在等待動作時，存儲體選擇線BSL為L電平(接地電壓Vss)，選擇線SL為L電平(接地電壓Vss)，而復位線RSL則為H電平(電源電壓Vcc)。在激活動作時，首先，使對應的復位線變為L電平(接地電壓Vss)的非激活狀態，同時，將與選擇行對應的存儲體選擇線BSL激活而變為H電平(電源電壓Vcc)。
接著，與選擇行對應的主字線MWL被激活而變為H電平(電源電壓Vcc)。大致在與該主字線MWL激活的同時，選擇線SL中的與選擇行對應的1條，被設定為H電平(電源電壓Vcc)。與此相應地，與選擇行對應的結點Nd，變為H電平、即(Vcc-Vth)電平。這裡，Vth是電晶體71及73的閾值電壓之和。
在這之後，存儲體選擇線BSL，變為L電平(接地電壓Vss)的非激活狀態，並利用由子字驅動器70中的電晶體72和73構成的鎖存電路將電荷封存在結點Nd內。在這種狀態下，如使選擇線SL中的被選擇的1條的電壓電平上升到H電平(電源電壓Vcc)，則在選擇存儲單元塊中，與選擇行對應的結點Nd的電壓，上升且被鎖存到電源電壓Vcc的電平。
復位時，將存儲體選擇線BSL設定為H電平(電源電壓Vcc)，同時將選擇線SL設定為L電平(接地電壓Vss)。進一步，將復位線RSL激活為H電平(電源電壓Vcc)，從而使結點Nd內所蓄存的電荷放電。通過採用這種結構，可以只用4個N溝道MOS電晶體元件構成子字驅動器70，因而能夠減少元件數。
進一步，主字線MWL的激活，援用單觸發脈衝信號進行。即，在選擇存儲單元塊內的選擇行上，一旦由子字驅動器70中的電晶體72和73保持主字線的激活狀態(H電平)後，主字線MWL的電壓電平可以復位為L電平。
在這種結構中，如圖2所示，即使多個存儲體共有同一主字線，但只要存儲體選擇線BSL未被激活，主字線MWL的電壓電平就不會對各子字驅動器70造成影響。因此，可以使沿行方向相鄰的多個存儲單元塊作為獨立的存儲體而進行動作。
在其他的子字驅動器中，也具有相同的結構。通過採用這種結構，可以在激活主字線MWL的同時進一步將存儲體選擇線BSL激活，並有選擇地將選擇線SL的任何一條激活。從而將選擇存儲單元塊內的與選擇行對應的結點Nd設定為激活狀態(H電平電源電壓Vcc)並保持該激活狀態。即，可以將解碼結果(行選擇結果)保持在子字驅動器70內。
另一方面，通過有選擇地將復位線RSL激活而放電到接地電壓，可以將暫時保持在子字驅動器內的解碼結果(行選擇結果)復位。
子行解碼器80，按每個存儲單元行交錯配置。即，子行解碼器80，利用與1個存儲單元塊鄰接的2個子字驅動器區52並按每1行交替地配置在與副字線SWL及寫入數字線WDL的一端對應的子字驅動器區及與副字線SWL及寫入數字線WDL的另一端對應的子字驅動器區中的一個內。按照這種結構，能在小面積上有效地配置子行解碼頭器80。
子行解碼器80，根據保持在子字驅動器70內的對應存儲單元行的解碼結果，控制副字線SWL及寫入數字線WDL的激活。副字線SWL及寫入數字線WDL，在各存儲單元塊內，配置成與屬於同一存儲單元行的MTJ存儲單元MC相對應。另一方面，對屬於同一存儲單元列的MTJ存儲單元MC，配置寫入位線WBL及讀出位線RBL。
進一步，對每個存儲單元行，配置用於在除數據讀出以外的包括數據寫入的期間內將副字線SWL固定於接地電壓Vss的電晶體開關90、及用於將寫入數字線WDL的一端與接地電壓Vss連接的電晶體開關92。
電晶體開關90，在柵極上接收當讀出數據時被激活為H電平的控制信號RE的反相信號/RE，並設置在副字線SWL與接地電壓Vss之間。電晶體開關92，具有與電源電壓Vcc連接的柵極，並設置在寫入數字線WDL與接地電壓Vss之間。
寫入數字線WDL的另一端，由子行解碼器80根據行選擇結果有選擇地設定為H電平(電源電壓Vcc)。因此，可以使數據寫入電流Ip沿著從子行解碼器80到電晶體開關92的方向流過被激活了的寫入數字線WDL。
圖4是詳細地表示子行解碼器80的結構的電路圖。
在圖4中，代表性地示出與1條主字線MWL對應的4個存儲單元行。與各存儲單元行對應的子行解碼器80具有相同的結構，所以，這裡以與1個存儲單元行對應的結構為代表進行說明。
參照圖4，子行解碼器80，具有設置在保持解碼結果的結點Nd與寫入數字線WDL之間的電晶體開關82、及設置在結點Nd與副字線SWL之間的電晶體開關84。在電晶體開關82的柵極上，施加當寫入數據時被激活為H電平的控制信號WE。在電晶體開關84的柵極上，輸入當讀出數據時被激活為H電平的控制信號RE。
在各子行解碼器80中，當寫入數據時，使電晶體開關82接通，同時使電晶體開關84斷開，當讀出數據時，使電晶體開關84接通，同時使電晶體開關82斷開。
當讀出數據時及寫入數據時，分別將對應的存儲單元行的解碼結果保持在結點Nd內。即，與選擇存儲單元塊的選擇行對應的結點Nd，設定為H電平(電源電壓Vcc)，在其他情況下，將結點Nd設定為L電平(接地電壓Vss)。
當寫入數據時，電晶體開關82，響應控制信號WE而接通，並根據結點Nd的電壓、即對應的存儲單元行的解碼結果，將對應的寫入數字線WDL激活。被激活後的寫入數字線WDL，與已設定為H電平(電源電壓Vcc)的結點Nd連接，所以，使數據寫入電流Ip沿著從子行解碼器80到接通狀態的電晶體開關92的方向流過。
因此，通過將用於使行方向的數據寫入電流Ip流過的寫入數字線WDL按每個存儲單元塊進行細分，可以使數據寫入電流Ip只流過與選擇存儲單元塊對應的寫入數字線WDL。
另一方面，設置在圖1所示的讀出/寫入控制電路30和35內的寫入位線驅動器(圖中未示出)，將與選擇列對應的寫入位線WBL的兩端分別設定為H電平(電源電壓Vcc)或L電平(接地電壓Vss)。寫入位線WBL的兩端的電壓設定，根據寫入數據的電平進行切換。因此，流過寫入位線WBL的列方向的數據寫入電流，具有與存儲數據的電平對應的方向(+Iw或-Iw)。在下文中，當統稱兩個方向的數據寫入電流時，記為數據寫入電流±Iw。
通過採用上述結構，使數據寫入電流Ip只流過包含作為數據寫入對象的選擇存儲單元的最小限度的必要區域。即，在選擇存儲單元所屬的選擇存儲體以外的其他存儲體中，沒有行方向的數據寫入電流Ip流過。因此，與不是對寫入數字線WDL進行分級配置、即配置成由行方向上相鄰的存儲單元塊之間共有的結構相比，能夠抑制對非選擇存儲單元的數據誤寫入的危險性。
當讀出數據時，由電晶體開關90將各副字線SWL與接地電壓Vss切斷。進一步，電晶體開關84，響應控制信號RE而接通，並根據結點Nd的電壓、即對應的存儲單元行的解碼結果，將對應的副字線SWL激活。被激活後的副字線SWL，與已設定為H電平(電源電壓Vcc)的結點Nd連接，響應這種狀態，使與選擇行對應的各存取電晶體ATR導通，並將磁隧道結MTJ以電氣方式連接在讀出位線RBL與寫入位線WBL之間。
進一步，通過在選擇列上供給用於流過選擇存儲單元的磁隧道結MTJ及讀出位線RBL的讀出電流Is而檢測讀出位線RBL的電壓，即可讀出選擇存儲單元的存儲數據。
如上所述，通過設置子行解碼器80，可以使寫入數字線WDL與副字線SWL共有解碼器。即，可以使數據讀出用的副字線SWL和數據寫入用的寫入數字線WDL共有行解碼器20及子字驅動器70，所以，可以減小與行選擇動作有關的電路面積，從而能實現MRAM裝置的小面積化。
在實施例2中，說明用於使列方向的數據寫入電流±Iw流過的寫入位線WBL的分級配置結構。
參照圖5，在實施例2的分級的位線配置中，副寫入位線SWBL，在每個存儲單元塊50中，與各存儲單元對應配置。另一方面，主寫入位線MWBL，以由屬於同一存儲體的m個存儲單元塊共用的方式，按各多個存儲單元列進行配置。
在實施例2中，作為一例，示出對每2個存儲單元列配置1條主寫入位線MWBL的結構。即，在各存儲單元塊中，使2條副寫入位線SWBL1及SWBL2與1條主寫入位線MWBL相對應。此外，將副寫入位線SWBL1及SWBL2都統稱並簡記為副寫入位線SWBL。
參照圖6，在以分級方式配置寫入位線的MTJ存儲單元中，用於使列方向的數據寫入電流±Iw流過的副寫入位線SWBL，相當於圖22所示的寫入位線WBL，並配置在靠近磁隧道結MTJ的位置。主寫入位線MWBL，配置在比副寫入位線SWBL更高的上層，因此，副寫入位線SWBL，配置在離磁隧道結MTJ(MTJ存儲單元)比主寫入位線MWBL更近的位置。
在選擇存儲單元塊中，列方向的數據寫入電流，流過副寫入位線SWBL。另一方面，在非選擇的子塊中，數據寫入電流±Iw，流過主寫入位線MWBL。
按照這種結構，在非選擇的存儲單元塊中，可以減弱由數據寫入電流±Iw作用於磁隧道結MTJ的磁場強度。此外，MTJ存儲單元部分的其他部分的結構，與圖22所示相同，所以其詳細說明不再重複。
再來參照圖5，讀出/寫入控制電路30和35，包含分別與各主寫入位線MWBL的兩端對應設置的寫入位線驅動器31和36。寫入位線驅動器31，當根據列選擇結果選擇了對應的主寫入位線MWBL時，根據寫入數據DIN的數據電平，將主寫入位線MWBL的一端與電源電壓Vcc及接地電壓Vss中的一個連接。寫入位線驅動器36，當選擇了對應的主寫入位線MWBL時，以與寫入位線驅動器31互補的方式，將對應的主寫入位線MWBL的另一端與電源電壓Vcc及接地電壓Vss中的另一個連接。
即，所選定的主寫入位線MWBL的兩端，根據寫入數據DIJN的數據電平，以互補的方式各與電源電壓Vcc及接地電壓Vss中的一個連接。因此，可以使方向與寫入數據DIJN的數據電平對應的數據寫入電流±Iw流過所選定的主寫入位線MWBL。
在各存儲單元塊中，配置用於控制1條主寫入位線MWBL與2條副寫入位線SWBL1及SWBL2之間的連接的選擇電晶體開關200、210a、210b、220a、220b。
這些選擇電晶體開關，將選擇存儲單元塊中的與選擇列對應的副寫入位線SWBL與主寫入位線MWBL連接。而將其他的副寫入位線SWBL與主寫入位線MWBL電氣切斷。
另外，分別與m個塊組對應地設置塊組選擇信號/BGSL1～/BGSLm。各塊組選擇信號/BGSL1～/BGSLm，由屬於同一個塊組的多個子塊所共有。塊組選擇信號/BGSL1～/BGSLm中的與選擇存儲單元塊對應的一個被激活為L電平，而其餘的均為H電平的非激活狀態。此外，將塊組選擇信號/BGSL1～/BGSLm都統稱為塊組選擇信號/BGSL。
圖7是詳細說明實施例2的選擇開關的配置的電路圖。
在各存儲單元塊中，與各主寫入位線MWBL對應的選擇電晶體開關的配置方式相同，所以，在圖7中，代表性地示出1個存儲單元塊中的與1條主寫入位線MWBL對應的結構。
參照圖7，寫入位線驅動器31，具有邏輯門32、構成CMOS反相器的激勵電晶體33和34。邏輯門32，輸出作為主寫入位線MWBL的選擇信號的主列選擇信號MCSL與寫入數據DIN的NAND(「與非」)邏輯運算結果。激勵電晶體33，由P溝道MOS電晶體構成，並設置在主寫入位線MWBL的一端與電源電壓Vcc之間。激勵電晶體34，由N溝道MOS電晶體構成，並設置在主寫入位線MWBL的一端與接地電壓Vss之間。各激勵電晶體33和34的柵極電壓，由邏輯門32的輸出控制。
寫入位線驅動器36，具有邏輯門37、構成CMOS反相器的激勵電晶體38和39。邏輯門37，輸出作為主寫入位線MWBL的選擇信號的主列選擇信號MCSL與寫入數據DIN的反相信號/DIN的NAND邏輯運算結果。激勵電晶體38，由P溝道MOS電晶體構成，並設置在主寫入位線MWBL的另一端與電源電壓Vcc之間。激勵電晶體39，由N溝道MOS電晶體構成，並設置在主寫入位線MWBL的另一端與接地電壓Vss之間。各激勵電晶體38和39的柵極電壓，由邏輯門37的輸出控制。
因此，在與非選擇的主寫入位線MWBL對應的寫入位線驅動器31和36中，邏輯門32和37的輸出，設定為L電平。所以，將非選擇的主寫入位線MWBL的兩端與接地電壓Vss連接。
另一方面，所選定的主寫入位線MWBL的兩端，由寫入位線驅動器31和36根據寫入數據DIN的數據電平將其各與電源電壓Vcc及接地電壓Vss的一方連接。當寫入數據DIN為H電平(「1」)時，寫入位線驅動器31，將主寫入位線MWBL的一端與電源電壓Vcc連接，寫入位線驅動器36，將主寫入位線MWBL的另一端與接地電壓Vss連接。
相反，當寫入數據DIN為L電平(「0」)時，寫入位線驅動器31，將主寫入位線MWBL的一端與接地電壓Vss連接，寫入位線驅動器36，將主寫入位線MWBL的另一端與電源電壓Vcc連接。
選擇電晶體開關200，在每個存儲單元塊中，以串聯的方式插接在主寫入位線MWBL上。選擇電晶體開關200，配置在結點N1和N2之間，用於在選擇存儲單元塊中切斷主寫入位線MWBL的電流路徑。在選擇電晶體開關的柵極上，施加塊組選擇信號/BGSL。
選擇電晶體開關210a，設置在副寫入位線SWBL1的一端與主寫入位線MWBL上的結點N1之間。選擇電晶體開關220a，設置在副寫入位線SWBL1的另一端與主寫入位線MWBL上的結點N2之間。在選擇電晶體開關210a和220a的柵極上，輸入副列選擇信號SCSL1。副列選擇信號SCSL1及SCSL2，是用於選擇與1條主寫入位線MWBL對應的2條副寫入位線中的1條的信號。
選擇電晶體開關210b，設置在副寫入位線SWBL2的一端與結點N1之間。選擇電晶體開關220b，設置在副寫入位線SWBL2的另一端與結點N2之間。選擇電晶體開關210b和220b的柵極，接收副列選擇信號SCSL2。
進一步，還配置用於將副寫入位線SWBL1與接地電壓Vss連接的選擇電晶體開關230a和240a。此外，在副寫入位線SWBL2與接地電壓Vss之間，也以電氣方式連接著選擇電晶體開關230b和240b。在選擇電晶體開關230a的柵極上，輸入副列選擇信號SCSL2，在選擇電晶體開關230b的柵極上，輸入副列選擇信號SCSL1。在各選擇電晶體開關230b和240b的柵極上，輸入塊組選擇信號/BGSL。對圖7所示的這些選擇電晶體開關，通常採用N溝道MOS電晶體。
在圖8中，示出對圖中以「S」表示的選擇存儲單元寫入H電平(「1」)數據時的數據寫入電流的電流路徑。
參照圖8，為產生用於寫入H電平的寫入數據DIN的數據寫入電流+Iw，寫入位線驅動器31，將對應的主寫入位線MWBL的一端與電源電壓Vcc連接，寫入位線驅動器36，將對應的主寫入位線MWBL的另一端與電源電壓Vss連接，
在選擇存儲單元塊中，對應的塊組選擇信號/BGSL，被激活為L電平。因此，各選擇電晶體開關200、240a、240b斷開。另一方面，在非選擇存儲單元塊中，選擇電晶體開關200接通。
因此，在同一存儲體內的非選擇存儲單元塊中，列方向的數據寫入電流+Iw，通過主寫入位線MWBL。另一方面，在選擇存儲單元塊中，為使數據寫入電流+Iw流過副寫入位線SWBL，由選擇電晶體開關200將主寫入位線MWBL上的電流路徑切斷。
在選擇存儲單元塊中，為使數據寫入電流流過副寫入位線SWBL2，使副列選擇信號SCSL1變為L電平的非激活狀態，並將副列選擇信號SCSL2激活為H電平。
因此，使各選擇電晶體開關210b、220b、230a為接通狀態，並將各選擇電晶體開關210a、220a、230b設定為斷開狀態。按照這種方式，由選擇電晶體開關200將主寫入位線MWBL上的電流路徑切斷後的數據寫入電流+Iw，通過選擇電晶體開關210b和220b，流入副寫入位線SWBL2。進一步，根據行選擇結果，使行方向的數據寫入電流Ip流過與選擇存儲單元對應的寫入數字線WDL，所以，可以將H電平的數據寫入選擇存儲單元。
在圖9中，示出對圖中以「S」表示的選擇存儲單元寫入L電平(「0」)數據時的數據寫入電流的電流路徑。
參照圖9，為產生用於寫入L電平的寫入數據DIN的數據寫入電流-Iw，將主寫入位線MWBL的兩端電壓設定為與圖8時相反的電平。即，寫入位線驅動器31，將對應的主寫入位線MWBL的一端與電源電壓Vss連接，寫入位線驅動器36，將對應的主寫入位線MWBL的另一端與電源電壓Vcc連接，塊組選擇信號/BGSL及副列選擇信號SCSL1、SCSL2，設定為與圖8相同。因此，與圖8的情況一樣，各選擇電晶體開關200、240a、240b斷開，各選擇電晶體開關210b、220b、230a接通，各選擇電晶體開關210a、220a、230b斷開。
因此，由選擇電晶體開關200將主寫入位線MWBL上的電流路徑切斷後的數據寫入電流-Iw，通過選擇電晶體開關210b和220b，流入副寫入位線SWBL2。進一步，根據行選擇結果，使行方向的數據寫入電流Ip流過與選擇存儲單元對應的寫入數字線WDL，所以，可以將L電平(「0」)的數據寫入選擇存儲單元。
再來參照圖7，在同一存儲體內的非選擇存儲單元塊中，由於使塊組選擇信號/BGSL為H電平的非激活狀態，所以使各選擇電晶體開關200、240a、240b接通。進一步，由於使各副列選擇信號SCSL1及SCSL2也變為L電平的非激活狀態，所以使各選擇電晶體開關210a、220a、210b、220b、230a、230b斷開。
按照這種方式，在非選擇存儲單元塊中，各副寫入位線SWBL1及SWBL2，與主寫入位線MWBL電氣切斷，並固定於接地電壓Vss。因此，在同一存儲體內的非選擇存儲單元塊中，列方向的數據寫入電流，不會流過與磁隧道結MTJ鄰接的副寫入位線SWBL，而是由離隧道結MTJ較遠的主寫入位線MWBL旁路流過。另外，在讀出數據時，也是使各副寫入位線SWBL變為非激活狀態，並將其兩端設定為接地電壓Vss。
通過採用上述結構，在包含選擇存儲單元的存儲體內，可以防止發生對屬於非選擇存儲單元塊的MTJ存儲單元的數據誤寫入。
參照圖10，在實施例2的變形例的結構中，代替分別配置在主寫入位線MWBL的兩端的寫入位線驅動器31和36，而只在主寫入位線MWBL的一端配置寫入位線驅動器40。此外，在各存儲單元塊中，配置用於控制主寫入位線MWBL與副寫入位線SWBL1及SWBL2之間的連接的選擇電晶體開關250a、255a、250b、255b、260a、265a、260b、265b。這些選擇電晶體開關，在選擇存儲單元塊中，根據寫入數據DIN數據的數據電平，將副寫入位線SWBL的一端及另一端各與主寫入位線MWBL及接地電壓Vss中的一方連接。
圖11是詳細說明實施例2的變形例的選擇開關的配置的電路圖。
在圖11中，也是代表性地示出1個存儲單元塊中的與1條主寫入位線MWBL對應的結構。
參照圖11，寫入位線驅動器40，具有構成CMOS反相器的激勵電晶體41和42。激勵電晶體41，由P溝道MOS電晶體構成，並設置在電源電壓Vcc與主寫入位線MWBL之間。激勵電晶體42，由N溝道MOS電晶體構成，並設置在接地電壓Vss與主寫入位線MWBL之間。
在各激勵電晶體41和42的柵極上，輸入用於選擇主寫入位線MWBL的主列選擇信號MCSL的反相信號。因此，非選擇的主寫入位線，通過激勵電晶體42與接地電壓Vss連接。另一方面，所選定的主寫入位線MWBL，通過激勵電晶體41與電源電壓Vcc連接。
從後面的說明可以看出，在實施例2的變形例中，由於不需要根據寫入數據切換主寫入位線MWBL的兩端電壓的設定，所以也可以採用將各主寫入位線MWBL始終充電到電源電壓Vcc的結構。但是，如上所述，通過採用根據主列選擇信號(列選擇結果)將各主寫入位線MWBL與電源電壓Vcc連接的結構，可以由預先設有的備用主寫入位線補救替換與其他配線之間發生了短路路徑的主寫入位線MWBL。
邏輯門270，輸出副列選擇信號SCSL1與寫入數據DIN的NOR(「或非」)邏輯運算結果，作為選擇信號SD1a。邏輯門272，輸出副列選擇信號SCSL2與寫入數據DIN的NOR邏輯運算結果，作為選擇信號SD2a。邏輯門274，輸出副列選擇信號SCSL1與寫入數據DIN的NOR邏輯運算結果，作為選擇信號SD1b。邏輯門276，輸出副列選擇信號SCSL2與寫入數據DIN的NOR邏輯運算結果，作為選擇信號SD1b。
因此，當副寫入位線SWBL1與選擇存儲單元相對應時，即當選擇了副寫入位線SWBL1時，根據寫入數據DIN將選擇信號SD1a及SD1b中的一個分別設定為H電平及L電平。
另一方面，當副寫入位線SWBL1與選擇存儲單元不對應時，即當未選擇副寫入位線SWBL1時，由於對應的副列選擇信號SCSL1設定為L電平，所以將各選擇信號SD1a及SD1b設定為L電平。對選擇信號SD2a及SD2b也按同樣方式設定。
選擇電晶體開關250a，由P溝道MOS電晶體構成，並設置在副寫入位線SWBL1的一端與主寫入位線MWBL上的結點N1之間。選擇電晶體開關255a，由N溝道MOS電晶體構成，並設置在副寫入位線SWBL1的一端與接地電壓Vss之間。選擇電晶體開關250a和255a，構成一個CMOS驅動器。在各選擇電晶體開關250a和255a的柵極上，輸入選擇信號SD1a。
選擇電晶體開關260a，由P溝道MOS電晶體構成，並設置在副寫入位線SWBL1的另一端與主寫入位線MWBL上的結點N2之間。選擇電晶體開關265a，由N溝道MOS電晶體構成，並設置在副寫入位線SWBL1的另一端與接地電壓Vss之間。選擇電晶體開關260a和265a，構成一個CMOS驅動器。在各選擇電晶體開關260a和265a的柵極上，輸入選擇信號SD1b。
選擇電晶體開關250b，由P溝道MOS電晶體構成，並設置在副寫入位線SWBL2的一端與結點N1之間。選擇電晶體開關255b，由N溝道MOS電晶體構成，並設置在副寫入位線SWBL2的一端與接地電壓Vss之間。選擇電晶體開關250b和255b，構成一個CMOS驅動器。在各選擇電晶體開關250b和255b的柵極上，輸入選擇信號SD2a。
選擇電晶體開關260b，由P溝道MOS電晶體構成，並設置在副寫入位線SWBL2的另一端與結點N2之間。選擇電晶體開關265b，由N溝道MOS電晶體構成，並設置在副寫入位線SWBL2的另一端與接地電壓Vss之間。選擇電晶體開關260b和265b，構成一個CMOS驅動器。在各選擇電晶體開關260b和265b的柵極上，輸入選擇信號SD2b。
在圖12中，示出用於對圖中以「S」表示的選擇存儲單元寫入H電平(「1」)數據的數據寫入電流+Iw的電流路徑。
參照圖12，寫入位線驅動器40，響應主列選擇信號MCSL的激活(H電平)，將與選擇存儲單元對應的主寫入位線MWBL與電源電壓Vcc連接。進一步，為選擇副寫入位線SWBL2，將副列選擇信號SCSL2設定為H電平，並將副列選擇信號SCSL1設定為L電平。
因此，由邏輯門270和274分別輸出的各選擇信號SD1a和SD1b，被設定為H電平。另一方面，由於寫入數據DIN為H電平，所以由邏輯門272和276分別輸出的各選擇信號SD2a和SD2b被分別設定為L電平和H電平。
按照這種方式，對非選擇的副寫入位線SWBL1，選擇電晶體開關255a和265a接通，而選擇電晶體開關250a和260a斷開。因此，副寫入位線SWBL1，與主寫入位線MWBL電氣切斷，同時將其兩端與接地電壓Vss連接。
另一方面，對所選定的副寫入位線SWBL2，選擇電晶體開關250b和265b接通，而選擇電晶體開關255b和260b斷開。因此，由選擇電晶體開關250b將副寫入位線SWBL2的一端與設定為電源電壓Vcc的主寫入位線MWBL連接。而副寫入位線SWBL2的另一端，則通過選擇電晶體開關265b與接地電壓Vss連接。因此，使用於寫入H電平的寫入數據DIN的數據寫入電流+Iw流過所選定的副寫入位線SWBL2。
進一步，通過使行方向的數據寫入電流Ip流過與選擇存儲單元對應的寫入數字線WDL，即可將H電平的數據寫入選擇存儲單元。
在圖13中，示出對圖中以「S」表示的選擇存儲單元寫入L電平(「0」)數據時的數據寫入電流+Iw的電流路徑。
參照圖13，寫入位線驅動器40，與圖12的情況一樣，將與選擇存儲單元對應的主寫入位線MWBL與電源電壓Vcc連接。
另外，與圖12的情況一樣，將副列選擇信號SCSL2設定為H電平，並將副列選擇信號SCSL1設定為L電平。因此，由邏輯門270和274分別輸出的各選擇信號SD1a和SD1b，被設定為H電平。所以，由選擇電晶體開關250a、255a、260a、265a將非選擇的副寫入位線SWBL1與主寫入位線MWBL電氣切斷，同時將其兩端與接地電壓Vss連接。
另一方面，由於寫入數據DIN為L電平，所以由邏輯門272和276分別輸出的各選擇信號SD2a和SD2b，與圖12的情況相反，被分別設定為H電平和L電平。因此，對所選定的副寫入位線SWBL2，選擇電晶體開關250b和265b斷開，而選擇電晶體開關255b和260b接通。因此，副寫入位線SWBL2的一端，通過選擇電晶體開關255b與接地電壓Vss連接。而副寫入位線SWBL2的另一端，則通過選擇電晶體開關260b與設定為電源電壓Vcc的主寫入位線MWBL連接。其結果是，使用於寫入L電平的寫入數據DIN的與圖12方向相反的數據寫入電流-Iw流過所選定的副寫入位線SWBL2。
進一步，通過使行方向的數據寫入電流Ip流過與選擇存儲單元對應的寫入數字線WDL，即可將L電平的數據寫入選擇存儲單元。
再來參照圖11，在非選擇的存儲單元塊中，由於對應的副列選擇信號SCSL1及SCSL2都變為L電平的非激活狀態，所以各選擇信號SD1a、SD1b、SD2a、SD2b都被設定為H電平。
因此，在非選擇的存儲單元塊中，各選擇電晶體開關250a、250b、260a、260b斷開，而各選擇電晶體開關255a、255b、265a、265b接通。因此，各副寫入位線SWBL1及SWBL2，與主寫入位線MWBL電氣切斷，同時將其兩端設定為接地電壓Vss。
通過採用上述結構，對於按每個存儲單元進行細分後配置的副寫入位線SWBL，可以使列方向的數據寫入電流±Iw只流過與選擇存儲單元對應的副寫入位線SWBL。即，不使列方向的數據寫入電流流過非選擇的副寫入位線SWBL。
另外，與實施例2的結構相比，由於僅在主寫入位線MWBL的一端配置寫入位線驅動器，所以能夠減小存儲器陣列周圍部分的電路面積。進一步，即使在所選定的主寫入位線上，也不會有列方向的數據寫入電流±Iw流過從選擇存儲單元向前延伸的部分(遠離寫入位線驅動器40的一側)。
因此，與實施例2的結構相比，由於進一步縮小了列方向的數據寫入電流的流過區域，所以能夠更可靠地防止對非選擇存儲單元的數據誤寫入。
另外，在本實施例中，給出了使與1條主寫入位線MWBL對應的副寫入位線SWBL的條數為2條的例，但本發明的應用並不限定於這種情況。即，也可以採用使1條主寫入位線MWBL與3條以上的任意條數的副寫入位線相對應的結構。在這種情況下，只需按同樣的方式對各副寫入位線SWBL配置圖7和圖11中說明過的副列選擇信號SCSL1、SCSL2及選擇電晶體開關即可。
另外，通過將實施例1與實施例2或其變形例組合，可以構成使行方向及列方向的數據寫入電流都只流過必要的最小範圍的結構。如採用這種結構，則能夠更加可靠地防止對選擇存儲單元以外的其他非選擇存儲單元的數據誤寫入。
在實施例3中，說明用於在各MTJ存儲單元內有效地測試對數據誤寫入的耐受性的結構。在下文中，將用於評價對數據誤寫入的耐受性的動作測試稱為「幹擾測試」圖14是表示實施例3的與幹擾測試時的行選擇有關的電路配置的電路圖。
參照圖14，在實施例3的結構中，配置多重選擇門310及多重選擇控制電路320和330，當進行幹擾測試時，用於執行在實施例1的分級配置的字線結構中以並行的方式將多個存儲單元行激活的「行多重選擇」。
多重選擇門310，按每條主字線MWL配置，並輸出用於將對應的主字線激活的行選擇信號MRSL(解碼結果)與多重選擇信號MSL的OR(「或」)邏輯運算結果。多重選擇信號MSL，當進行幹擾測試時被激活為H電平。各主字線MWL，根據對應的多重選擇門310的輸出有選擇地激活。因此，各主字線MWL，響應多重選擇信號MSL的激活而被激活為選擇狀態(電源電壓Vcc)。
多重選擇控制電路320和330，按每個存儲體配置。多重選擇控制電路320和330，接收多重選擇信號MSLa及MSLb。多重選擇控制電路320，在對應的存儲體中，控制選擇線SL1～SL4的激活。多重選擇控制電路330，在對應的存儲體中，控制復位線RSL1～RSL4的激活。
圖15是表示多重選擇控制電路320和330的結構的電路圖。
參照圖15，解碼信號S1～S4，分別與選擇線SL1～SL4相對應，在將對應的選擇線激活時設定為H電平。
多重選擇控制電路320，包含輸出解碼信號S1與多重選擇信號MSLa的OR邏輯運算結果的邏輯門321、輸出解碼信號S2與多重選擇信號MSLb的OR邏輯運算結果的邏輯門322、輸出解碼信號S3與多重選擇信號MSLa的OR邏輯運算結果的邏輯門323、輸出解碼信號S4與多重選擇信號MSLb的OR邏輯運算結果的邏輯門324。選擇線SL1～SL4，分別由邏輯門321～324驅動。
多重選擇控制電路330，包含輸出解碼信號S1與多重選擇信號MSLa的NOR邏輯運算結果的邏輯門331、輸出解碼信號S2與多重選擇信號MSLb的NOR邏輯運算結果的邏輯門332、輸出解碼信號S3與多重選擇信號MSLa的NOR邏輯運算結果的邏輯門333、輸出解碼信號S4與多重選擇信號MSLb的NOR邏輯運算結果的邏輯門334。復位線RSL1～RSL4，分別由邏輯門331～334驅動。
通過採用上述結構，選擇線SL和復位線RSL的對應的各條線，以互補的方式激活。此外，在將多重選擇信號MSLa激活時，選擇線SL1及SL2被強制性地激活(H電平)，並強制性地使復位線RSL1及RSL3變為非激活狀態(L電平)。另一方面，在將多重選擇信號MSLb激活時，選擇線SL2及SL4被強制性地激活(H電平)，並強制性地使復位線RSL2及RSL4變為非激活狀態(L電平)。
在將多重選擇信號MSLa和MSLb兩者都激活時，選擇線SL1～SL4全部被強制性地激活。另一方面，當多重選擇信號MSLa和MSLb兩者都為非激活狀態時，根據行選擇結果將選擇線SL1～SL4之一激活。
因此，按照實施例3的結構，當進行幹擾測試時，可以根據多重選擇信號MSLa、MSLb而以並行的方式將多條寫入數字線WDL激活，並使行方向的數據寫入電流流過。
例如，在將多重選擇信號MSLa和MSLb兩者都激活時，能以並行的方式將存儲器陣列上的所有寫入數字線WDL激活。而當只將多重選擇信號MSLa和MSLb中的一個激活時，則能以並行的方式將存儲器陣列上的1/2的寫入數字線WDL激活。特別是，通過將多重選擇信號MSLa和MSLb交替地激活，可以交替地將每一條寫入數字線WDL激活。另一方面，當使多重選擇信號MSLa和MSLb兩者都為非激活狀態時，能以並行的方式將存儲器陣列上的1/4的寫入數字線WDL激活。
圖16是表示實施例3的子解碼器區的結構的電路圖。
參照圖16，在實施例3的結構中，不同點在於，配置當進行幹擾測試時利用圖4所示的子行解碼器80使中間的數據寫入電流Ipt流過寫入數字線WDL用的測試電流供給電路350。
測試電流供給電路350，包含用於切換子行解碼器中的電晶體開關82的柵極電壓的切換開關352和355、及中間電壓發生電路360。
對控制切換開關352和355，響應多重選擇信號MSL而進行控制。在正常動作時，切換開關352和355將子行解碼器80中的電晶體開關82的柵極與接收到控制信號WE的結點連接。而當記進行幹擾測試時，切換開關352和355將電晶體開關82的柵極與結點Nm連接。
中間電壓發生電路360，包含連接在電源電壓Vcc與結點Nm之間的電流源362、及連接在結點Nm與接地電壓Vss之間的可變電阻364。可變電阻364的電阻值，可以由控制信號CLV調整。因此，中間電壓發生電路360，在結點Nm上生成與控制信號CLV對應的中間電壓Vm(Vcc＞Vm＞Vss)。
通過採用上述結構，子行解碼器80中的電晶體開關82的柵極電壓，在正常動作時，被設定為與控制信號WE的激活狀態對應的電源電壓Vcc。這時，根據結點Nd的電壓，使常規的數據寫入電流Ip流過被激活後的寫入數字線WDL。而當進行幹擾測試時，根據多重選擇信號，使與中間電壓Vm對應的中間的數據寫入電流Ipt流過被激活後的寫入數字線WDL。
這裡，常規的數據寫入電流Ip，設定為可將與圖24所示的星形特性線的外側區域相當的數據寫入磁場施加於磁隧道結MTJ的電平，但由中間的數據寫入電流Ipt施加於磁隧道結MTJ的數據寫入磁場則被調整到星形特性線的內側區域。
如上所述，當進行幹擾測試時，使其電平從理論上說不能進行數據寫入的中間數據寫入電流Ipt流過，並檢查是否更新了各MTJ存儲單元的存儲數據，從而測試各MTJ存儲單元對數據誤寫入的耐受性。這時，通過執行多重選擇，即可將多個存儲單元行並行地作為幹擾測試的對象。
或者，也可以在進行動作測試時根據同樣的多重選擇信號將行多重選擇應用於字線。按照這種方式，可以在字線與其他結點之間、或在字線之間在短時間內有效地執行對電場耐受性的可靠性測試。
以下，說明幹擾測試時的副寫入位線SWBL的多重選擇。
圖17是表示實施例3的與副寫入位線SWBL的多重選擇有關的部分結構的電路圖。
在圖17中，示出當進行幹擾測試時用於對圖7所示的實施例2的寫入字線的分級配置執行以並行的方式將多個存儲單元列激活的「列多重選擇」的結構。
參照圖17，在第1條主寫入位線MWBL1的兩端，代替寫入位線驅動器31和36而分別配置寫入位線驅動器400和410。
寫入位線驅動器400，與圖7所示的寫入位線驅動器31相比，其不同點在於，還備有邏輯門402和404。邏輯門402，將邏輯門32的輸出與多重選擇信號MSL的OR邏輯運算結果輸出到激勵電晶體33的柵極。邏輯門404，將與邏輯門402相同的運算結果輸出到激勵電晶體34的柵極。
因此，當進行將多重選擇信號MSL激活為H電平的幹擾測試時，激勵電晶體33和34的柵極，被設定為L電平(接地電壓Vss)。因此，第1條主寫入位線MWBL的一端，通過寫入位線驅動器400與電源電壓Vcc連接。而當進行使多重選擇信號MSL為L電平的非激活狀態的正常動作時，邏輯門402和404，將邏輯門32的輸出直接傳送到激勵電晶體33和34的柵極。
寫入位線驅動器410，與圖7所示的寫入位線驅動器36相比，其不同點在於，還備有邏輯門412和414。邏輯門412，將邏輯門37的輸出與多重選擇信號MSL的OR邏輯運算結果輸出到激勵電晶體38的柵極。邏輯門424，將邏輯門37的輸出與多重選擇信號MSL的反相信號的AND(「與」)邏輯運算結果輸出到激勵電晶體39的柵極。
因此，當進行將多重選擇信號MSL激活為H電平的幹擾測試時，邏輯門412和414的輸出，分別固定為H電平和L電平。所以，使各激勵電晶體38和39截止。而當進行使多重選擇信號MSL為L電平的非激活狀態的正常動作時，邏輯門412和414，將邏輯門37的輸出直接傳送到各激勵電晶體38和39的柵極。
除最後的一條主寫入位線MWBL以外，配置在隨後的各主寫入位線MWBL的兩端的寫入位線驅動器，具有與主寫入位線驅動器410相同的結構。因此，這些主寫入位線MWBL的每一條，當進行幹擾測試時，與電源電壓Vcc及接地電壓Vss都不連接，而被設定為浮置狀態。
進一步，還設有用於將相鄰的各主寫入位線MWBL之間短路的多重選擇控制開關420。相鄰的各主寫入位線MWBL，由多重選擇控制開關420響應多重選擇信號MSL的激活而以電氣方式連接在一起。進一步，當進行幹擾測試時，在各塊組中，將副列選擇信號SCSL1及SCSL2的任何一個激活。
圖18是表示實施例3的列多重選擇的第1例的概念圖。
參照圖18，在整個存儲器陣列中，可以配置k條主寫入位線MWBL1～MWBLk(k自然數)。當進行幹擾測試時，在第1條主寫入位線MWBL1的一端，通過圖17所示的激勵電晶體33與電源電壓Vcc連接。主寫入位線MWBL1和MWBL2的另一端，由多重選擇控制開關420連接在一起。以下，同樣，相鄰的主寫入位線MWBL的一端及另一端，依次響應多重選擇信號MSL而連接在一起。進一步，最後一條主寫入位線MWBLk的一端，與接地電壓Vss連接。
如上所述，當進行動作測試時，由寫入位線驅動器及多重選擇控制開關將主寫入位線MWBL1～MWBLk彼此串聯地連接在電源電壓Vcc及接地電壓Vss之間。因此，可以使列方向的數據寫入電流以正常動作時的1條主寫入位線MWBL的電流消耗流過各條主寫入位線MWBL1～MWBLk。
按照這種方式，在對1條主寫入位線MWBL配置h條(h自然數)副寫入位線SWBL的結構中，將所有的1/h的副寫入位線SWBL與主寫入位線MWBL1～MWBLk串聯連接，並接收所供給的列方向的數據寫入電流。或者，在圖17中，如在所有的塊組內將副列選擇信號SCSL1及SCSL2都激活，則可以使列方向的數據寫入電流流過存儲器陣列內的所有副寫入位線SWBL。
另外，也可以變更與主寫入位線MWBL1～MWBLk對應的寫入位線驅動器的結構，並執行對圖18中以實線示出的將主寫入位線MWBL1及MWBLk分別與電源電壓Vcc及接地電壓Vss連接的第1測試模式與圖18中以虛線示出的將主寫入位線MWBL1及MWBLk分別與電源電壓Vss及接地電壓Vcc連接的第2測試模式的切換。如採用這種結構，則可以在第1和第2測試模式中分別流過方向相反的數據寫入電流。其結果是，即使在MTJ存儲單元對數據誤寫入的耐受性隨存儲數據的極性而不同的情況下，也能精確地進行幹擾測試。
圖19是表示實施例3的列多重選擇的第2例的概念圖。
在圖18中，示出了在相鄰的主寫入位線MWBL之間分別配置多重選擇控制開關420的結構，但實施例3的結構，並不限定於對這種情況的應用。即，也可以配置成由多重選擇控制開關420將每K條(K2以上的自然數)的主寫入位線MWBL連接在一起。
在圖19中，示出K＝2時的結構。在這種情況下，用於將奇數序號的主寫入位線連接在一起的多重選擇控制開關420a及用於將偶數序號的主寫入位線連接在一起的多重選擇控制開關420b，分別由不同的多重選擇信號MSLc及MSLd控制。
在這種結構中，在整個存儲器陣列內，以並行方式對所有的1/(K×h)條副寫入位線SWBL供給數據寫入電流。按照這種方式，可以根據多重選擇控制開關的配置形態任意設定能以並行方式流過數據寫入電流的副寫入位線SWBL的條數。
圖20是實施例3的幹擾測試的流程圖。
參照圖20，當開始進行幹擾測試時(步驟S100)，首先，根據測試模式1執行幹擾測試(步驟S105)。在測試模式1中，首先對所有MTJ存儲單元寫入例如「0(L電平)」的數據(步驟S110)。
接著，根據多重選擇信號MSLa及MSLb的設定，將整個存儲器陣列的1/4、1/2或所有的寫入數字線WDL並行地激活，並使其各自流過中間的數據寫入電流Ipt(步驟S120)。進一步，在第1條主寫入位線MWBL1及最後一條主寫入位線MWBLk分別與電源電壓Vcc及接地電壓Vss連接的狀態下，將整個存儲器陣列的1/4、1/2或所有的副寫入位線SWBL激活，並按照測試模式1的方向流過列方向的數據寫入電流。在這種情況下，如圖18和圖19中所述，列方向的數據寫入電流，流過將激活後的主寫入位線MWBL及副寫入位線SWBL彼此串聯地連接在電源電壓Vcc及接地電壓Vss之間的電流路徑(步驟S130)。
測試模式1中的列方向數據寫入電流的方向，設定為改寫在步驟S110中寫入的數據。當在步驟S110中寫入「0(L電平)」的數據時，測試模式1中的列方向數據寫入電流，設定為寫入「1(H電平)」當數據寫入電流的供給結束時，依次對副字線SWL進行掃描並檢測對應的讀出位線的電壓，從而執行對整個存儲空間的訪問(步驟S140)。由此，即可檢查是否由在步驟S120和130中進行的仿真數據寫入而錯誤地改寫了各MTJ存儲單元的存儲數據(步驟S150)。
然後，根據測試模式2執行幹擾測試(步驟S155)，以便執行與測試模式1極性相反的幹擾測試。在測試模式2中，首先對所有的MTJ存儲單元寫入與步驟S110極性相反的數據、例如「1(H電平)」的數據(步驟S160)。
接著，與步驟S120一樣，將整個存儲器陣列的1/4、1/2或所有的寫入數字線WDL並行地激活，並使其各自流過中間的數據寫入電流Ipt(步驟S170)。進一步，與步驟S130相反，在第1條主寫入位線MWBL1及最後一條主寫入位線MWBLk分別與電源電壓Vss及接地電壓Vcc連接的狀態下，將整個存儲器陣列的1/4、1/2或所有的副寫入位線SWBL激活，並按照測試模式2的方向流過列方向的數據寫入電流。與步驟S130一樣，列方向的數據寫入電流，流過將激活後的主寫入位線MWBL及副寫入位線SWBL彼此串聯地連接在電源電壓Vcc及接地電壓Vss之間的電流路徑(步驟S180)。
測試模式2中的列方向數據寫入電流的方向，設定為改寫在步驟S160中寫入的數據。當在步驟S160中寫入「1(H電平)」的數據時，測試模式2中的列方向數據寫入電流，設定為寫入「0(L電平)」當數據寫入電流的供給結束時，與步驟S140一樣，執行對整個存儲空間的訪問(步驟S190)。由此，即可檢查是否由在步驟S170和180中進行的仿真數據寫入而錯誤地改寫了各MTJ存儲單元的存儲數據(步驟S200)。
接著，當需要進一步變更測試條件時(步驟S210)，改變圖16所示的中間電壓Vm的值，以增大或減小中間的數據寫入電流Ipt，並在更嚴格或更寬鬆的條件下反覆執行同樣的測試。當基於規定測試條件(數據寫入電流Ipt)的測試全部完成時，結束幹擾測試(步驟S230)。
如上所述，按照實施例3的結構，可以將多個MTJ存儲單元作為對象在短時間內以並行方式有效地進行用於評價MTJ存儲單元對數據誤寫入的耐受性的幹擾測試。
進一步，通過採用使列方向的數據寫入電流流過將激活後的主寫入位線MWBL及副寫入位線SWBL串聯連接的電流路徑的結構，可以抑制幹擾測試時將多個存儲單元列並行地激活所引起的耗電量的增加。
或者，也可以執行將通過列多重選擇所選定的多條主寫入位線連接在相同電壓之間(電源電壓Vcc之間、或接地電壓Vss之間)的動作測試。在這種動作測試中，可以在主寫入位線與其他結點之間、或在主寫入位線之間在短時間內有效地評價對電場的耐受性。
權利要求
1.一種薄膜磁性體存儲裝置，備有存儲器陣列，包含按行列狀配置的多個存儲單元，各上述存儲單元，具有根據由第1和第2數據寫入電流以磁性方式寫入的存儲數據改變的電阻；多條寫入數字線，分別與存儲單元行對應設置，並在激活時分別用於使上述第1數據寫入電流沿行方向流過；多條寫入位線，分別與存儲單元列對應設置，並在激活時用於使上述第2數據寫入電流沿列方向流過；多條字線，分別與存儲單元行對應設置，並用於將包含被選定為數據讀出對象的選擇存儲單元的選擇行激活；行選擇部，用於執行上述存儲器陣列中的行選擇，上述行選擇部，包含用於對行地址進行解碼的行解碼電路、與各字線對應設置並當讀出數據時用於根據對應的存儲單元行的解碼結果將對應的字線激活的字線選擇電路、與各上述寫入數字線對應設置並當寫入數據時用於根據上述對應的存儲單元行的上述解碼結果將對應的寫入數字線激活的寫入數字線選擇電路。
2.根據權利要求1所述的薄膜磁性體存儲裝置，其特徵在於對各上述存儲單元行，各上述字線選擇電路及各上述寫入數字線選擇電路，按每1行交替地配置在與各上述字線及各上述寫入數字線的一端對應的第1區域或與各上述字線及各上述寫入數字線的另一端對應的第2區域。
3.根據權利要求1所述的薄膜磁性體存儲裝置，其特徵在於還備有按每L個(L2以上的自然數)存儲單元行配置並有選擇地根據上述行地址激活的主字線、傳送用於根據上述行地址選擇與1條上述主字線相對應的L個存儲單元行中的1行的信號的選擇線、按對應的每1條字線及寫入數字線設置並用於根據對應的主字線和上述選擇線向對應的字線及寫入數字線傳送上述解碼結果的子字驅動器。
4.一種薄膜磁性體存儲裝置，備有存儲器陣列，包含各自具有根據由第1和第2數據寫入電流以磁性方式寫入的存儲數據改變的電阻且按行列狀配置的多個存儲單元，並沿行方向劃分為多個存儲塊；多條寫入數字線，分別與存儲單元行對應設置，並在激活時分別用於使上述第1數據寫入電流流過包含被選定為數據讀出對象的選擇存儲單元的選擇行；主寫入位線，按每L個(L2以上的自然數)存儲單元行配置並在激活時用於使上述第2數據寫入電流流過；多條副寫入位線，在各上述存儲塊中分別與存儲單元列對應設置，各上述副寫入位線，配置在離對應的存儲單元比對應的主寫入位線更近的位置；連接控制部，在各上述存儲塊中分別與上述主寫入位線對應設置，並用於控制對應的主寫入位線與L條副寫入位線之間的連接，上述連接控制部，在包含著上述選擇存儲單元的存儲塊中，將與上述選擇存儲單元對應的選擇副寫入位線與對應的上述主寫入位線連接，同時將其他的各副寫入位線與對應的主寫入位線電氣切斷。
5.根據權利要求4所述的薄膜磁性體存儲裝置，其特徵在於還備有分別與各上述主寫入位線的一端及另一端對應設置的第1和第2寫入位線驅動器，上述第1和第2寫入位線驅動器，當對應的主寫入位線與上述選擇存儲單元對應時，根據寫入數據的電平將上述一端及上述另一端各與第1和第2電壓中的一方連接。
6.根據權利要求5所述的薄膜磁性體存儲裝置，其特徵在於上述第1寫入位線驅動器，具有設置在上述第1電壓與上述對應的主寫入位線的一端之間的第1激勵電晶體、設置在上述第2電壓與上述一端之間的第2激勵電晶體、根據用於選擇上述對應的主寫入位線的信號及上述輸入數據控制上述第1和第2激勵電晶體的柵極電壓的第1邏輯門，上述第2激勵電晶體，具有設置在上述第1電壓與上述主寫入位線的另一端之間的第3激勵電晶體、設置在上述第2電壓與上述另一端之間的第4激勵電晶體、根據用於選擇上述對應的主寫入位線的信號及上述輸入數據的反相信號控制上述第3和第4激勵電晶體的柵極電壓的第2邏輯門。
7.根據權利要求4所述的薄膜磁性體存儲裝置，其特徵在於上述連接控制部，將與上述選擇存儲單元對應的副寫入位線的兩端分別與對應的主寫入位線上的第1和第2結點連接，並具有以串聯的方式插接在上述第1和第2結點之間的第1選擇開關，上述第1選擇開關，當對應的存儲塊包含上述選擇存儲單元時，用於將上述對應的主寫入位線上的電流路徑切斷。
8.根據權利要求7所述的薄膜磁性體存儲裝置，其特徵在於上述連接控制部，還包含按上述每條副寫入位線設置並設在對應的副寫入位線的一端與上述第1結點之間的第2選擇開關、及按上述每條副寫入位線設置並設在上述對應的副寫入位線的另一端與上述第2結點之間的第3選擇開關，上述第2和第3選擇開關，當對應的存儲塊包含上述選擇存儲單元時，響應用於選擇與1條上述主寫入位線相對應的L條副寫入位線中的1條的信號而有選擇地接通。
9.根據權利要求4所述的薄膜磁性體存儲裝置，其特徵在於還備有分別與各上述主寫入位線的一端對應設置並當對應的主寫入位線與上述選擇存儲單元相對應時將上述一端與第1電壓連接的寫入位線驅動器，上述連接控制部，根據寫入數據的電平，將上述選擇副寫入位線的一端及另一端各與對應的主寫入位線及第2電壓的一方連接。
10.根據權利要求9所述的薄膜磁性體存儲裝置，其特徵在於上述連接控制部，包含按上述每條副寫入位線設置並設在對應的副寫入位線的一端與上述對應的主寫入位線之間的第1選擇開關、及按上述每條副寫入位線設置並設在上述對應的副寫入位線的另一端與上述對應的主寫入位線之間的第2選擇開關。
11.根據權利要求9所述的薄膜磁性體存儲裝置，其特徵在於上述連接控制部，包含按上述每條副寫入位線設置並設在對應的副寫入位線的一端與上述第2電壓之間的第3選擇開關、及按上述每條副寫入位線設置並設在上述對應的副寫入位線的另一端與上述第2電壓之間的第4選擇開關。
12.根據權利要求9所述的薄膜磁性體存儲裝置，其特徵在於上述連接控制部，包含分別與各上述副寫入位線的一端及另一端對應設置的第1和第2CMOS驅動器，上述第1CMOS驅動器，具有設置在對應的副寫入位線的一端與對應的主寫入位線之間的第1導電型的第1MOS電晶體、及設置在上述一端與上述第2電壓之間的與上述第1導電型相反的第2導電型的第2MOS電晶體，上述第2CMOS驅動器，具有設置在上述對應的副寫入位線的另一端與上述對應的主寫入位線之間的上述第1導電型的第3MOS電晶體、及設置在上述另一端與上述第2電壓之間的上述第2導電型的第4MOS電晶體，上述第1和第2MOS電晶體，以互補的方式接通，上述第3和第4MOS電晶體，以互補的方式接通，
13.一種薄膜磁性體存儲裝置，備有存儲器陣列，包含各自具有根據由第1和第2數據寫入電流以磁性方式寫入的存儲數據改變的電阻且按行列狀配置的多個存儲單元；多條寫入數字線，分別與存儲單元行對應設置，並在激活時分別用於使上述第1數據寫入電流沿行方向流過，多條寫入位線，分別與存儲單元列對應設置，並在激活時分別用於使上述第2數據寫入電流沿列方向流過；多條字線分別與上述存儲單元行對應設置，並在激活後分別用於使數據讀出電流流向對應的存儲單元；多重選擇控制部，當進行動作測試時用於將上述多條寫入數字線、上述多條寫入位線及上述多條字線中的至少一種線中的至少2條以並行方式激活。
14.根據權利要求13所述的薄膜磁性體存儲裝置，其特徵在於上述多重選擇控制部，當進行上述動作測試時，將上述多條寫入數字線中的至少2條以並行方式激活。
15.根據權利要求14所述的薄膜磁性體存儲裝置，其特徵在於還備有測試電流供給電路，當進行上述動作測試時，用於將上述第1數據寫入電流減小到從理論上說不能對各上述存儲單元進行數據寫入的電平。
全文摘要
存儲器陣列(10)，被劃分m行×n列的多個存儲單元塊(50)。寫入數字線(WDL)，對各個存儲單元塊以獨立的方式按每個存儲單元行進行劃分。各寫入數字線(WDL)，根據通過與寫入數字線(WDL)分級配置並由在行方向相鄰的多個子塊共用的主字線(MWL)及段解碼線(SGDL)傳送的信息有選擇地激活。由於行方向的數據寫入電流只流過與選擇存儲單元塊對應的寫入數字線(WDL)，所以能夠防止發生對非選擇存儲單元的數據誤寫入。
文檔編號H01L27/105GK1404066SQ0213229
公開日2003年3月19日 申請日期2002年9月4日 優先權日2001年9月4日
發明者大石司 申請人:三菱電機株式會社