一種基於時鐘分相技術的精密數字延時同步機及延時方法
2023-10-23 17:41:37
專利名稱：一種基於時鐘分相技術的精密數字延時同步機及延時方法
技術領域：
本發明涉及一種數字延時同步機及延時方法，特別是涉及一種基於時鐘分相技術 的精密數字延時同步機及延時方法。技術背景
在多路系統的物理試驗中，常常要求各路系統的信號同時到達某個電路結點，但 由於各系統所採用的電路元件及安裝工藝不可能完全一致，所以一組同步信號經過各路系 統的延遲後就變成了非同步信號，這就需要一種儀器在同步信號進入各路前做預先延遲， 以補償各路系統的非一致性，使各路系統的輸出為同步信號，這就是延時同步機。觸發誤 差，延時步進和延時範圍是延時同步機的重要技術指標。
《核電子學與探測技術》2006年11月發表了題為《基於精度延遲技術的脈衝同步 機研製》採用模擬內插技術，即大時間延遲採用數字式，小時間延遲採用模擬變化式。利用 電容充電實現時幅轉換，檢測出觸發信號與計數時鐘的相位差，在計數完畢後，又利用電容 放電實現幅時轉換，對輸出脈衝進行延時，從而對相位差進行補償，減小觸發誤差。但這種 方法要求充放電電容的寄生電感很小，且要求對溫度變化不敏感，同時還需要搭建一致性 很高的充放電恆流源及其他相位檢測和相位補償電路，電路複雜，且功耗較高。發明內容
本發明的目的是克服現有技術中搭建充放電恆流源、相位檢測、相位補償電路復 雜問題，提供種一種基於時鐘分相技術的精密數字延時同步機及延時方法，使得延遲同步 機延遲補償較為精密，搭建電路簡單可靠，功耗低。
為達到上述目的，本發明採用的技術方案是
一種基於時鐘分相技術的精密數字延時同步機，包括用於實現N級時鐘分相的時 鍾分相電路模塊，還包括完成計數及數據比較的計數延遲電路模塊；或門電路模塊；設置 觸發延遲時間，輸出脈衝寬度的人機互動控制模塊；其中，時鐘分相電路模塊、計數延遲電 路模塊、或門電路模塊順序電連接，人機互動控制模塊與計數延遲電路模塊電連接。
所述計數延遲電路模塊觸發信號輸入端作為延時同步機輸入端，所述或門電路模 塊輸出端作為延時同步機延時信號輸出端。
所述基於時鐘分相技術的精密數字延時同步機具有多路信號輸入端，多路信號輸 出端。
所述延時同步機還包括用於連接人機互動控制模塊與計數延遲電路模塊通訊的 通訊接口電路模塊。
一種基於時鐘分相技術的精密數字延時同步機，使周期為T的時鐘，利用時鐘分 相技術，產生相位遞增量為τ/Ν的N個時鐘，即為時鐘分相電路模塊，其特徵在於時鐘分相 電路模塊的N個時鐘同時輸入到計數延遲電路模塊，當計數延遲電路模塊接受到觸發信號 時，計數延遲電路模塊開始啟動計數器，當計數器數據小於觸發延遲時間時，該模塊輸出低電平；當計數器數據大於觸發延遲時間，而小於觸發延遲時間與輸出脈衝寬度之和時，該模 塊輸出高電平；當計數器數據大於觸發延遲時間與輸出脈衝寬度之和時，該模塊輸出低電 平。然後採用或門電路檢測觸發信號與時鐘分相模塊相位差最小的觸發信號輸出脈衝，即 為延時輸出信號。延時輸出信號的計數延遲輸出信號的觸發誤差則為T/N。
從上述本發明的結構特徵可以看出，其優點是
(1)有效降低延時同步機的觸發誤差.
(2)電路簡單可靠，功耗低。
本發明將通過附圖比較以及結合實例的方式說明
圖1為本發明的系統原理框圖2為本發明的FPGA中四級時鐘分相單路數據處理的結構框圖3 (a)為本發明的FPGA中四級時鐘分相單路數據處理的電路的時鐘分相電路模 塊電路設計；
圖3(b)為本發明的FPGA中四級時鐘分相單路數據處理的電路的計數延遲電路模 塊與或門電路模塊電路設計；
圖4為本發明的四級時鐘分相單路數據處理時的FPGA工作時序圖；具體實施方式
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對 本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本發明，並不 用於限定本發明。
系統原理分析本發明採用時鐘分相技術，通過FPGA(現場可編程門陣列)利用 VHDL語言與原理圖混合編程設計完成基於時鐘分相技術的精密數字延時同步機設計。本設 計中，利用低頻、高精度的晶振作為時鐘源，經這個低頻時鐘通過一個鎖相環(PLL)，獲得一 個高穩定，低抖動的分相時鐘。利用多級分相時鐘使周期為T的時鐘通過一系列延時單元， 產生相位遞增量為T/N的N個時鐘，形成時鐘分相電路，時鐘分相電路模塊的N個時鐘同時 輸入到計數延遲電路模塊，當計數延遲電路模塊接受到觸發信號時，計數延遲電路模塊開 始啟動計數器，當計數器數據小於觸發延遲時間時，該模塊輸出低電平；當計數器數據大於 觸發延遲時間，而小於觸發延遲時間與輸出脈衝寬度之和時，該模塊輸出高電平；當計數器 數據大於觸發延遲時間與輸出脈衝寬度之和時，該模塊輸出低電平。然後採用或門電路檢 測觸發信號與時鐘分相模塊相位差最小的觸發信號輸出脈衝，即為延時輸出信號。延時輸 出信號的計數延遲輸出信號的觸發誤差則為T/N。這就在不提高時鐘頻率的條件下將儀器 觸發誤差降低了 N倍。
系統總體設計如圖1本發明的系統原理框圖。系統通過包括時鐘分相電路模塊、 計數延遲電路模塊、或門電路模塊、通訊接口模塊、人機互動控制模塊。精密數字延時同步 機主要是通過FPGA(現場可編程門陣列)利用VHDL語言與原理圖混合編程進行硬體模塊 的設計，設計了時鐘分相電路模塊、計數延遲電路模塊、或門電路模塊、通訊接口模塊。如圖 2是FPGA中四級時鐘分相單路數據處理的結構框圖。人機互動界面的觸發延遲時間與輸出脈衝寬度參數設置，是通過參數輸入埠輸入到計數延遲電路中，觸發信號通過觸發輸入 信號埠輸入到計數延遲電路模塊中，時鐘分相電路模塊就是利用了時鐘分相技術，形成4 級分相時鐘。0相位差計數延遲電路模塊、T/4相位差計數延遲電路模塊、T/2相位差計數 延遲電路模塊、3T/4相位差計數延遲電路模塊分別完成計數與數據比較，並輸出延遲信號。 或門電路模塊檢測獲取相位差最小的延遲信號並作為最終的延時輸出信號。
各個模塊組成及功能設計
1.輸入，輸出信號，及參數的選擇設計
系統中輸入、輸出信號的電壓為TTL電平，脈衝寬度要求為IOOns 1000ns ；脈衝 寬度為IOOns 500ns ；系統的設計指標為延遲範圍為IOOns Is、延遲輸出TTL電平、延 時輸出寬度100 300ns、觸發誤差5ns、延遲步進Ins.
本發明中FPGA穩定的最高工作頻率為200M 450M.最佳值一般選為250M，這樣 4次時鐘分相得到的觸發誤差為Ins。
基於時鐘分相技術的精密數字延時同步機可以同時處理多路信號，具有多路輸 入，多路輸出功能。
2.人機互動控制模塊
人機互動控制模塊主要用於設置系統的延遲步進，包括時間延遲量和脈衝寬度， 上位機控制模塊(觸控螢幕)上設置的數據經過PLC接口，按照485協議一次性讀入延時同 步控制模塊的數據緩存，延遲量即為步進量，脈衝寬度為輸出信號高電平寬度。
3.時鐘分相電路模塊
利用時鐘分相電路，可以形成N級分相電路，但是本設計中，利用4級分相電路就 可以完成設計。所謂的時鐘分相技術，就是把時鐘周期的多個相位都加以利用，以達到更高 的時間解析度。在通常設計中，只用到時鐘的上升沿(0相位)，如果把時鐘的下降沿(180° 相位)也加以利用，系統的時間分辨能力就可以提高一倍。同理，將時鐘分為4個相位(0°、 90°、180°和270° )，系統的時間分辨就可以提高為原來的4倍。
4.計數延遲電路模塊
計數延遲電路模塊完成計數和數據比較功能，包括3路輸入信號，分別為系統輸 入的觸發信號、時鐘分相電路輸入的分相時鐘電路、上位機通過PLC接口將設定的延時量 和數據脈衝輸入到計數延時電路模塊中的數據信號；輸出信號為經過技術延遲電路模塊 後，得到的觸發誤差最小的延時信號。
5.或門電路模塊
通過FPGA利用VHDL語言設計的或門電路，檢測觸發信號與時鐘分相模塊相位差 最小的觸發信號輸出脈衝，即為延時輸出信號。
6.電源及通訊接口模塊
FPGA硬體電路設計中，信號與計數延時電路模塊通過BNC或SMA接口實現連接、上 微機控制模塊(觸控螢幕)與計數延時電路模塊通過PLC接口實現連接。系統為FPGA進行 硬體電路設計、上位機電路設計等提供了正常供電的電源模塊。其中上位機需要的MV電 源由220V市電通過一個12W開關電源轉換；其餘模塊需要的5V電源由220V市電通過一個 IOff開關電源轉換；FPGA需要的3. 3V和1. 2V電源由該5V電源通過一片TPS70445電源轉 換晶片實現。
具體設計過程如圖3(a)所示，在FPGA內嵌鎖相環ahpll的參數表中，Ratio為 時鐘倍頻的倍數，設為10，Ph(dg)為對應輸出時鐘相對於輸入時鐘延遲的相位，分別設為 0°、90°、180°和270°，DC為輸出時鐘一個周期內高低電平的佔空比，設為50%，這樣， 由片外高穩晶振輸入的時鐘信號inclkl (25MHz)經鎖相環altpll倍頻為250MHz信號，經 四級延遲後，輸出一個周期內高低電平佔空比為1 1比例，相位差相對於inclkl為0， T/4，T/2和3T/4相位計數延遲時鐘的clkl，clk2，clk3和clk4，形成時鐘分相電路模塊。如 圖3(b)所示，時鐘分相電路模塊的N個時鐘同時輸入到計數延遲電路模塊(delayControl 模塊)，當計數延遲電路模塊(delayControl模塊)接受到觸發信號(triger信號)時，計 數延遲電路模塊(delayControl模塊)開始啟動計數器，若觸控螢幕設定的延遲數據為D，脈 衝寬度數據為W，當計數器數據小於D時，該模塊輸出低電平；當計數器數據大於D，而小於 D+W時，該模塊輸出高電平；當計數器數據大於D+W時，該模塊輸出低電平。然後採用四或 門電路(0R電路)檢測觸發信號與時鐘分相模塊相位差最小的觸發信號輸出脈衝，即為觸 發誤差最小的延時輸出信號(output輸出信號)，作為該觸發信號的最後輸出。
圖4是四級時鐘分相單路數據處理時的FPGA工作時序圖。延時輸出信號的計數 延遲輸出信號的觸發誤差則為T/N。如果只利用inclkl時鐘直接計數延時，觸發誤差就是 觸發信號(tirger信號)與計數時鐘inclkl的相位差Δ tl，其最大值等於計數時鐘的周期 T。採用時鐘分相後，由於圖中在觸發信號後上升沿最先到來的時鐘是clk3，所以採用clk3 計數延時觸發誤差最小，這個觸發誤差用At2表示，其最大值等於分相時鐘的級差T/4。顯 然時鐘上升沿最先到來對應的延時控制模塊輸出也最先到來，採用一個四或門可將這個最 先到來的信號找出來，就是觸發誤差最小的延時結果。四或門輸出信號(output輸出信號) 的觸發誤差相對於直接計數延遲的觸發誤差降低了 4倍。
本說明書中公開的所有特徵，除了互相排斥的特徵以外，均可以任何方式組合。
本說明書(包括任何附加權利要求、摘要和附圖)中公開的任一特徵，除非特別敘 述，均可被其他等效或具有類似目的的替代特徵加以替換。即，除非特別敘述，每個特徵只 是一系列等效或類似特徵中的一個例子而已。
權利要求
1.一種基於時鐘分相技術的精密數字延時同步機，包括用於實現N級時鐘分相的時鐘 分相電路模塊，其特徵在於還包括完成計數及數據比較的計數延遲電路模塊；或門電路模塊；設置觸發延遲時間，輸出脈衝寬度的人機互動控制模塊；其中，時鐘分相電路模塊、計數延遲電路模塊、或門電路模塊順序電連接，人機互動控 制模塊與計數延遲電路模塊電連接。
2.根據權利要求1所述的一種基於時鐘分相技術的精密數字延時同步機，其特徵在於 所述計數延遲電路模塊觸發信號輸入端作為延時同步機輸入端，所述或門電路模塊輸出端 作為延時同步機延時信號輸出端。
3.根據權利要求1所述的一種基於時鐘分相技術的精密數字延時同步機，其特徵在於 所述基於時鐘分相技術的精密數字延時同步機具有多路信號輸入端，多路信號輸出端。
4.根據權利要求1所述的一種基於時鐘分相技術的精密數字延時同步機，其特徵在於 所述延時同步機還包括用於連接人機互動控制模塊與計數延遲電路模塊通訊的通訊接口 電路模塊。
5.一種基於時鐘分相技術的精密數字延時同步方法，使周期為T的時鐘，利用時鐘分 相技術，產生相位遞增量為T/N的N個時鐘，其特徵在於採用時鐘分相電路模塊的N個時鐘 同時輸入到計數延遲電路模塊，當計數延遲電路模塊接受到觸發信號時，計數延遲電路模 塊開始啟動計數器，當計數器數據小於觸發延遲時間時，該模塊輸出低電平；當計數器數據 大於觸發延遲時間，而小於觸發延遲時間與輸出脈衝寬度之和時，該模塊輸出高電平；當計 數器數據大於觸發延遲時間與輸出脈衝寬度之和時，該模塊輸出低電平；然後採用或門電 路檢測觸發信號與時鐘分相模塊相位差最小的觸發信號輸出脈衝，即為延時輸出信號；延 時輸出信號的計數延遲輸出信號的觸發誤差則為T/N。
全文摘要
本發明涉及一種數字延時同步機及延時方法，特別是涉及一種基於時鐘分相技術的精密數字延時同步機及延時方法。目的是克服現有技術中搭建充放電恆流源、相位檢測、相位補償電路複雜問題，提供一種基於時鐘分相技術的精密數字延時同步機，使得延遲同步機延遲補償較為精密，搭建電路簡單可靠，功耗低。技術方案包括前端信號調理模塊、延遲同步控制模塊、信號驅動模塊、上位機控制模塊，延遲同步控制模塊包括時鐘分相電路模塊、完成計數、數據比較的計數延遲電路、通訊接口模塊。本發明應用在同步信號進入各路前做預先延遲，以補償各路系統的非一致性，使各路系統的輸出為同步信號的場合。
文檔編號H03K5/13GK102035512SQ20101055208
公開日2011年4月27日 申請日期2010年11月19日 優先權日2010年11月19日
發明者丁明軍, 於志國, 代剛, 任青毅, 馮宗明, 馮莉, 葉超, 吳紅光, 張振濤, 曹寧翔, 曹科峰, 李亞維, 李晏敏, 李璽欽, 梁川, 王衛, 王浩, 立巨, 謝敏, 賈興, 趙娟, 鄧維軍, 馬軍, 馬勳, 馬成剛, 高平, 黃斌, 黃雷, 龍燕 申請人:中國工程物理研究院流體物理研究所