用於流水線型模數轉換器的動態比較器的製造方法

2023-10-26 22:30:57 3

用於流水線型模數轉換器的動態比較器的製造方法
【專利摘要】本發明公開了一種用於流水線型模數轉換器的動態比較器，包括三種動態比較器。動態比較器一通過輸入管的寬長比的非對稱設置，能夠實現比較電平為±Vref/4。動態比較器二的輸入管的尺寸相同、且兩個差分輸入端都包括3個並聯的NMOS管，各輸入端中2個NMOS管接模擬信號的一個差分信號、一個NMOS管接參考信號的一個差分信號，能夠實現比較電平為±Vref/2。動態比較器三的輸入管對稱設置且各差分端都只有一個NMOS管，能夠實現比較電平為0V。本發明能分別實現±Vref/4，0和±Vref/2的比較電平，在滿足準確性要求的前提下，實現高速、低功耗，從而適合於流水線模數轉換器的應用。
【專利說明】用於流水線型模數轉換器的動態比較器

【技術領域】
[0001] 本發明涉及一種半導體集成電路，特別是涉及一種用於流水線型模數轉換器的動 態比較器。

【背景技術】
[0002] 在現有的流水線模數轉換器結構中，1. 5位每級（1. 5-bit/stage)的級模塊以下 簡稱1. 5位級模塊的應用十分廣泛，1. 5位級模塊的子模數轉換器模塊輸出的數位訊號為2 位數據，2位數據的有效值分別為〇〇, 01和10 ; 11為冗餘碼。如圖1所示，是現有流水線型模 數轉換器的結構示意圖；現有流水線型模數轉換器包括N級級模塊，第1至N-1級級模塊都 為1. 5位級模塊1，第N級級模塊也即最後一級級模塊為2位級模塊2, 2位級模塊2為2位 閃電式模數轉換器（2_bit Flash ADC)，第1級級模塊1的輸入端為模擬信號輸入端Analog in並輸入模擬信號Vi，各1. 5位級模塊1和2位級模塊2都輸出2位數據（2-bits)，且各 級模塊輸出的2位數據都輸入到數字校正電路3中，數字校正電路3的輸出端為數位訊號 輸出端Digital Out，數字校正電路3對輸入的數據進行校正後形成數位訊號Do輸出。
[0003] 各1. 5位級模塊1包括採樣保持模塊（S/H) 4、子模數轉換器（Sub-ADC) 6、子數模 轉換器（Sub-DAC)7和增益放大器5,採樣保持模塊4對模擬輸入信號Vinl進行採樣，子模 數轉換器6對模擬輸入信號Vinl進行數位化後輸出2位數據，子數模轉換器7將子模數轉 換器6輸出的2位數據轉換為模擬信號輸出，該模擬信號和模擬輸入信號Vinl的差值被 增益放大器5放大後作為下一級級模塊的模擬輸入信號。子模數轉換器6包括2個比較 器8, 2個比較器8的比較電平分別為ν@/4和-V@/4,分別用於實現模擬輸入信號Vin和 Vref/4和-Vref/4之間的比較，比較結果輸入到解碼器11中，並由解碼器11形成2位數據輸 出。為參考電平。
[0004] 2位級模塊2包括3個比較器，2個比較器9的比較電平分別為分別為Vref/2 和-V ref/2,分別用於實現模擬輸入信號Vin2和Vref/2和-\ef/2之間的比較；比較器10的 比較電平為〇伏，用於實現模擬輸入信號Vin2和0伏之間的比較。3個比較器輸出的比較 結果輸入到解碼器12中，並由解碼器12形成2位數據輸出即2-bit Digital Output。
[0005] 在流水線模數轉換器中，模數轉換的工作主要由上述比較器8、9和10完成，因此 比較器的性能對整體模數轉換器的性能有很大的影響。
[0006] 在實際的應用中，比較電平的偏移會嚴重影響比較器的準確性。為了得到準確的 比較結果，現有比較器需要複雜的電路產生準確的比較電平。但是在1. 5-bit/stage中，通 過降低級間增益，使比較電平的偏移只要不超過VMf/4,就不會因為溢出而造成數據丟失。 同時，數字校正的使用，可以使前一級電路中由於比較電平的偏移而造成的誤差通過後一 級電路校正。因此，大大降低了對比較器準確性的要求，而更多的考慮提高速度，降低功耗 和面積。動態比較器沒有靜態功耗，而且面積小，很適合作為流水線模數轉換器中的比較器 結構。


【發明內容】

[0007] 本發明所要解決的技術問題是提供一種用於流水線型模數轉換器的動態f較器， 能分別實現土VMf/4,0和土V ref/2的比較電平，在滿足準確性要求的前提下，實現高速、低 功耗，從而適合於流水線模數轉換器的應用。
[0008] 為解決上述技術問題，本發明提供一種用於流水線型模數轉換器的動態比較器， 流水線型模數轉換器包括由N級級模塊組成的流水線模數轉換結構，第1至N- 1級級模塊 都為1.5位級模塊，第N級級模塊為2位級模塊。
[0009] 各所述1. 5位級模塊的子模數轉換器都包括兩個動態比較器一，分別用於第一模 擬輸入信號和V&/4之間、第一模擬信號和_V rrf/4之間的比較；所述2位級模塊中包括兩個 動態比較器二和一個動態比較器三，兩個所述動態比較器二分別用於第二模擬輸入信號和 VMf/2之間、第二模擬輸入信號和_Vref/2之間的比較，所述動態比較器三用於第二模擬輸入 信號和〇電位的比較；V Mf表示參考信號。
[0010] 所述動態比較器一包括：
[0011] 第一 NM0S管和第二NM0S管，所述第一 NM0S管和所述第二NM0S管的源極都接地， 所述第一 NM0S管和所述第二NM0S管柵極連接第一模擬輸入信號的差分對。
[0012] 第三M0S管和第四NM0S管，所述第三M0S管的源極和所述第一 NM〇S管的漏極連 接，所述第四NM0S管的源極和所述第二NM0S管的漏極連接，所述第三NM〇S管和所述第四 NM0S管的柵極都接鎖存信號。
[0013] 第五NM0S管、第六NM0S管、第一 PM0S管、第二PM0S管、第三PM0S管和第四PM0S 管，所述第五NM0S管的源極連接所述第三NM0S管的漏極，所述第六NM0S管的源極連接所 述第四NM0S管的漏極；所述第五NM0S管的漏極、所述第一 PM0S管的漏極、所述第二PM0S 管的漏極、所述第六NM0S管的柵極、所述第三PM0S管的柵極都連接在第一節點；所述第六 NM0S管的漏極、所述第三PM0S管的漏極、所述第四PM0S管的漏極、所述第五NM〇S管的柵 極、所述第二PM0S管的柵極都連接在第二節點；所述第一 PM0S管、所述第二PM0S管、所述 第三PM0S管和所述第四PM0S管的源極都接電源電壓；所述第一 PM0S管和所述第四PM0S 管的柵極都接所述鎖存信號；所述第一節點和所述第二節點分別通過一反相器輸出第一數 字信號對。 _
[0014] 所述動態比較器一在輸入正相連接時用於第一模擬輸入信號和之間的比 較，此時，所述第一 NM0S管的柵極連接所述第一模擬輸入信號的差分對的正相信號、所述 第二NM0S管柵極連接所述第一模擬輸入信號的差分對的反相信號。
[0015] 所述動態比較器一在輸入反相連接時用於第一模擬輸入信號和_Vref/4之間的比 較，此時，所述第一 NM0S管的柵極連接所述第一模擬輸入信號的差分對的反相信號、所述 第二NM0S管柵極連接所述第一模擬輸入信號的差分對的正相信號。
[0016] 所述第二NM0S管的溝道的第一寬長比大於所述第一 NM0S管的溝道的第二寬長 比，所述第一寬長比和所述第二寬長比的差值越大，所述動態比較器一的內置比較電平也 越大，通過所述第一寬長比和所述第二寬長比的設置使得所述動態比較器一的內置比較電 平在輸入正相連接時為V ref/4、在輸入反相連接時為_Vref/4。
[0017] 所述動態比較器二包括：
[0018] 尺寸相同且都工作於線性區的第七NM0S管、第八NM0S管、第九NM0S管、第十NM0S 管、第十一 NMOS管和第十二NMOS管，所述第七NMOS管和所述第九NMOS管的柵極連接所述 第二模擬輸入信號的差分對的正相信號，所述第八NM〇S管和所述第十NM〇S管的柵極連接 所述第二模擬輸入信號的差分對的反相信號，所述第十一 NMOS管和所述第十二NMOS管的 柵極連接所述參考信號的差分對；所述第七NMOS管、所述第八NM〇S管、所述第九NMOS管、 所述第十NMOS 管、所述第^^一 NMOS管和所述第十二NMOS管的源極都連接地。
[0019] 第十三NM0S管和第十四NM0S管，所述第七NM0S管、所述第九NM0S管、所述第i^一 NM0S管的漏極都連接所述第十三NM0S管的源極，所述第八NM0S管、所述第十NMOS管、所述 第十二NM0S管的漏極都連接所述第十四M0S管的源極；所述第十三NM0S管和所述第十四 NM0S管的柵極都接所述鎖存信號。
[0020] 第十五NM0S管、第十六NM0S管、第五PM0S管、第六PM0S管、第七PM0S管和第八 PM0S管，所述第十五NM0S管的源極連接所述第十三NM0S管的漏極，所述第十六NMOS管的 源極連接所述第十四NM0S管的漏極；所述第十五NM0S管的漏極、所述第五PM0S管的漏極、 所述第六PM0S管的漏極、所述第十六NM0S管的柵極、所述第七PM0S管的柵極都連接在第 三節點；所述第十六NM〇S管的漏極、所述第七PM0S管的漏極、所述第八PM0S管的漏極、所 述第十五NM0S管的柵極、所述第六PM0S管的柵極都連接在第四節點；所述第五PM0S管、所 述第六PM0S管、所述第七PM0S管和所述第八PM0S管的源極都接電源電壓；所述第五PM0S 管和所述第八PM0S管的柵極都接所述鎖存信號。
[0021] 由第一或非門和第二或非門連接形成的鎖存器，所述第三節點通過一反相器連接 到所述第一或非門的第一輸入端，所述第二或非門的輸出端連接到所述第一或非門的第二 輸入端；所述第四節點通過一反相器連接到所述第二或非門的第一輸入端，所述第一或非 門的輸出端連接到所述第二或非門的第二輸入端，所述第一或非門和所述第二或非門輸出 端輸出第二數位訊號對。
[0022] 當所述動態比較器二用於第二模擬輸入信號和Vref/2之間的比較時，所述第^^一 NM0S管的柵極連接所述參考信號的差分對的反相信號、所述第十二NM〇S管的柵極連接所 述參考信號的差分對的正相信號；
[0023] 當所述動態比較器二用於第二模擬輸入信號和_Vref/2之間的比較時，所述第十一 NM0S管的柵極連接所述參考信號的差分對的正相信號、所述第十二NM〇S管的柵極連接所 述參考信號的差分對的反相信號。
[0024] 所述動態比較器三包括：
[0025] 尺寸相同且都工作於線性區的第十七NM0S管和第十八NM0S管，所述第十七NM0S 管的柵極連接所述第二模擬輸入信號的差分對的正相信號，所述第十八匪呢管的柵極連 接所述第二模擬輸入信號的差分對的反相信號；所述第十七NM〇S管和所述第十八醒〇S管 的源極都連接地。
[0026] 第十九NM0S管和第二十NM0S管，所述第十七NM0S管的漏極連接所述第十九NM0S 管的源極，所述第十八NM〇S管的漏極連接所述第二十M0S管的源極；所述第十九NMOS管和 所述第二十NM0S管的柵極都接所述鎖存信號。
[0027] 第二i^一 NM0S管、第二十二NM0S管、第九PM0S管、第十PM0S管、第i^一 PM0S管 和第十二PM0S管，所述第二十一 NM0S管的源極連接所述第十九NM0S管的漏極，所述第 二十二NM0S管的源極連接所述第二十NM0S管的漏極；所述第二十一 NM〇S管的漏極、所述 第九PMOS管的漏極、所述第十PMOS管的漏極、所述第二十二NM〇S管的柵極、所述第十一 PM0S管的柵極都連接在第五節點；所述第二十二nM〇S管的漏極、所述第十一 PM0S管的漏 極、所述第十二PMOS管的漏極、所述第二^一 NM0S管的柵極、所述第十PMOS管的柵極都連 接在第六節點；所述第九PMOS管、所述第十PMOS管、所述第十一 PMOS管和所述第十二PMOS 管的源極都接電源電壓；所述第九PMOS管和所述第十二PMOS管的柵極都接所述鎖存信號。 [0028]由第三或非門和第四或非門連接形成的鎖存器，所述第五節點通過一反相器連接 到所述第三或非門的第一輸入端，所述第四或非門的輸出端連接到所述第三或非門的第二 輸入端；所述第六節點通過一反相器連接到所述第四或非門的第一輸入端，所述第三或非 門的輸出端連接到所述第四或非門的第二輸入端，所述第三或非門和所述第四或非門輸出 端輸出第三數位訊號對。
[0029]進一步的改進是，各所述L 5位級模塊的子模數轉換器的一個所述動態比較器一 輸出所述第一模擬輸入信號和Vref/4之間的比較形成的所述第一數位訊號對、另一個所述 動態比較器一輸出所述第一模擬輸入信號和-V ref/4之間的比較形成的所述第一數位訊號 對，兩組所述第一數位訊號對輸入到解碼器中形成各所述1. 5位級模塊的2位數據輸出。 [0030] 進一步的改進是，所述2位級模塊的一個所述動態比較器二輸出所述第二模擬輸 入信號和Vref/2之間的比較形成的所述第二數位訊號對、另一個所述動態比較器二輸出所 述第二模擬輸入信號和-vref/2之間的比較形成的所述第二數位訊號對，所述動態比較器三 輸出所述第二模擬輸入信號和0電位之間的比較形成的所述第三數位訊號對，兩組所述第 二數位訊號對和一組所述第三數位訊號對輸入到解碼器中形成所述2位級模塊的2位數據 輸出。
[0031] 本發明通過設置三種動態比較器，能比較準確的實現士Vref/4,0和土V ref/2的比 較電平，在滿足準確性要求的前提下，能實現高速和低功耗，從而適合於流水線模數轉換器 的應用。

【專利附圖】

【附圖說明】
[0032] 下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明：
[0033] 圖1是現有流水線型模數轉換器的結構示意圖；
[0034] 圖2是本發明實施例的動態比較器一的電路圖；
[0035] 圖3是本發明實施例的動態比較器一的比較電平為Vref/4時的仿真曲線；
[0036] 圖4是圖3的仿真曲線的放大圖；
[0037] 圖5本發明實施例的動態比較器二的電路圖；
[0038] 圖6本發明實施例的動態比較器三的電路圖；
[0039] 圖7本發明實施例的採用了動態比較器二和三的2位級模塊的仿真曲線。

【具體實施方式】
[0040] 本發明實施例的動態比較器是用於如圖1所示的流水線型模數轉換器中；流水線 型模數轉換器包括由N級級模塊組成的流水線模數轉換結構，第1至N-1級級模塊都為l 5 位級模塊1，第N級級模塊為2位級模塊2。
[0041] 所述2位級模塊2為2位閃電式模數轉換器（2-bit Flash ADC)，第1級級模塊丄 的輸入端為模擬信號輸入端Analog in並輸入模擬信號Vi，各所述1. 5位級模塊1和所述 2位級模塊2都輸出2位數據（2-bits)，且各級模塊輸出的2位數據都輸入到數字校正電 路3中，所述數字校正電路3的輸出端為數位訊號輸出端Digital Out，所述數字校正電路 3對輸入的數據進行校正後形成數位訊號Do輸出。
[0042] 各所述1. 5位級模塊1包括採樣保持模塊（S/H) 4、子模數轉換器（Sub-ADC) 6、子 數模轉換器（Sub-DAC) 7和增益放大器5,所述採樣保持模塊4對第一模擬輸入信號Vinll 進行採樣，所述子模數轉換器6對第一模擬輸入信號Vinll進行數位化後輸出2位數據，所 述子數模轉換器7將所述子模數轉換器6輸出的2位數據轉換為模擬信號輸出，該模擬信 號和第一模擬輸入信號Vinl 1的差值被增益放大器5放大後作為下一級級模塊的模擬輸入 信號。
[0043] 各所述1. 5位級模塊1的子模數轉換器6都包括兩個動態比較器一 8,分別用於第 一模擬輸入信號Vinl和Vrcf/4之間、第一模擬信號和-V#/4之間的比較；所述2位級模塊 2中包括兩個動態比較器二9和一個動態比較器三10,兩個所述動態比較器二9分別用於 第二模擬輸入信號Vin2和V@/2之間、第二模擬輸入信號Vin2和-V rrf/2之間的比較，所述 動態比較器三10用於第二模擬輸入信號Vin2和0電位的比較；Vref表示參考信號Vref。
[0044] 如圖2所示，是本發明實施例的動態比較器一的電路圖，所述動態比較器一 8包 括：
[0045] 第一 NM0S管MN1和第二NM0S管MN2,所述第一 NM0S管MN1和所述第二NM0S管 麗2的源極都接地GND，所述第一 NM0S管MN1和所述第二NM0S管MN2作為輸入管，所述第 一 NM0S管MN1和所述第二NM0S管MN2柵極連接第一模擬輸入信號Vinl的差分對。
[0046] 第三M0S管MN3和第四NM0S管MN4,所述第三M0S管MN3的源極和所述第一 NM0S 管MN1的漏極連接，所述第四NM0S管MN4的源極和所述第二NM0S管MN2的漏極連接，所述 第三NM0S管和所述第四NM0S管MN4的柵極都接鎖存信號Latch。
[0047] 第五 NM0S 管 MN5、第六 NM0S 管 MN6、第一 PM0S 管 MP1、第二 PM0S 管 MP2、第三 PM0S 管MP3和第四PM0S管MP4,所述第五NM0S管MN5的源極連接所述第三NM0S管的漏極，所述 第六NM0S管MN6的源極連接所述第四NM0S管MN4的漏極；所述第五NM0S管MN5的漏極、 所述第一 PM0S管MP1的漏極、所述第二PM0S管MP2的漏極、所述第六NM0S管MN6的柵極、 所述第三PM0S管MP3的柵極都連接在第一節點；所述第六NM〇S管MN 6的漏極、所述第三 PM0S管MP3的漏極、所述第四PM0S管MP4的漏極、所述第五NM0S管MN5的柵極、所述第二 PM0S管MP2的柵極都連接在第二節點；所述第一 PM0S管MP1、所述第二PM0S管MP2、所述 第三PM0S管MP3和所述第四PM0S管MP4的源極都接電源電壓VDD ;所述第一 PM0S管MP1 和所述第四PM0S管MP4的柵極都接所述鎖存信號Latch ;所述第一節點和所述第二節點^ 別通過一反相器輸出第一數位訊號對Dla和DOa。和所述第一節點相連的反相器由NM〇s管 Ml和PM0S管M2連接而成，和所述第二節點相連的反相器由管M3和PM0S管M4連接 而成。
[0048] 所述動態比較器一 8在輸入正相連接時用於第一模擬輸入信號Vinl和Vref/4之 間的比較，此時，所述第一 NM0S管MN1的柵極連接所述第一模擬輸入信號Vinl的差分對的 正相信號inpl、所述第二NM0S管MN2柵極連接所述第一模擬輸入信號 vinl的差分對的反 相信號innl。所述動態比較器一 8在輸入正相連接對應於圖2所示結構。
[0049] 所述動態比較器一 8在輸入反相連接時用於第一模擬輸入信號Vin]·和-vre；f/4之 間的比較，此時，所述第一 NM0S管MN1的柵極連接所述第一模擬輸入信號Vinl的差分對的 反相信號innl、所述第二NM0S管MN2柵極連接所述第一模擬輸入信號Vinl的差分對的正 相信號inpl ;所述動態比較器一 8在輸入反相連接在圖2所示結構的基礎上將所述第一模 擬輸入信號Vinl的差分對的正反相信號連接關係互換即可。
[0050] 所述第二NM0S管麗2的溝道的第一寬長比大於所述第一 NM〇S管藤1的溝道的第 二寬長比，所述第一寬長比和所述第二寬長比的差值越大，所述動態比較器一 8的內置比 較電平也越大，通過所述第一寬長比和所述第二寬長比的設置使得所述動態比較器一 8的 內置比較電平在輸入正相連接時為Vref/4、在輸入反相連接時為_V ref/4。
[0051] 如圖3所示，是本發明實施例的動態比較器一的比較電平為Vref/4時的仿真曲 線；圖4是圖3的仿真曲線的放大圖。曲線101為所述鎖存信號Latch的曲線，曲線102為 所述第一數位訊號Dla的曲線，曲線103為所述第一數位訊號DOa的曲線，曲線104為所述 第一模擬輸入信號Vinl的曲線。
[0052] 本發明實施例的所述動態比較器一 8採用了反相交叉耦合的動態鎖存比較器結 構，該結構有兩種工作模式：復位模式和鎖存模式。
[0053] 當所述鎖存信號Latch為低電平，所述動態比較器一 8工作在復位模式，此時所述 第一 PM0S管MP1和所述第四PM0S管MP4導通，所述第三NM0S管MN3和所述第四NM0S管 MN4截止，所述第一 PM0S管MP1和所述第四PM0S管MP4的漏端電壓上拉到電源電壓VDD， 輸出DlaD0a=00,即所述第一數位訊號對Dla和DOa都為0。
[0054] 當Latch為高電平，所述動態比較器一8工作在鎖存模式，此時所述第一 PM0S管 MP1和所述第四PM0S管MP4截止，所述第三NM0S管MN3和所述第四NM0S管MN4導通，同 時所述第五NM〇S管MN5、所述第六NM0S管MN6、所述第二PM0S管MP2和所述第三PM0S管 MP3也導通，形成放大支路，將所述第一模擬輸入信號Vinl的差分對信號inpl和innl的差 值放大後輸出。所述第五NM〇S管MN5、所述第六NM0S管MN6、所述第二PM0S管MP2和所述 第三PM0S管MP3構成了類似兩個反相器首尾相接的鎖存器，可以將輸出的大電壓迅速上拉 到電源電壓VDD，小電壓迅速下拉到地GND，再經過由NM0S管Ml和PM0S管M2以及NM0S管 M3和PM0S管M4構成的反相器輸出，增大驅動能力。
[0055] 在所述動態比較器一 8中，通過使輸入管即所述第一NM0S管MN1和所述第二NM0S 管麗2的尺寸保持一定的偏差，可以實現內置比較電平。如果所述第二NM0S管麗2的寬長 比大於所述第一 NM0S管麗1，可以實現正的比較電平，此時對應於所述動態比較器一8在輸 入正相連接時的情形。如果採用圖2所示的連接輸入正相連接方式，所述第二NM〇S管MN2 的寬長比小於所述第一 NM0S管麗1，可以實現負的比較電平；本發明實施例中，所述第二 NM0S管麗2的寬長比還是設置為大於所述第一NM0S管麗1，但是採用輸入反相連接，同樣 可以到達相同負的比較電平。當所述第一模擬輸入信號Vinl的差分輸入電壓（inpl-imil) 大於或小於內置比較電平時，所述動態比較器一 8會產生不同的輸出結果。下面以內置比 較電平為l/4VMf為例，對所述動態比較器一 8進行仿真，其中鎖存信號Latch為100MHz的 脈衝信號，所述第一模擬輸入信號Vinl的差分信號（inpl-innl)為-0· 4V?0. 4V的斜坡 信號時，那麼比較電平為1/4 ·〇. 4V=0. IV。整體仿真結果如圖3所示，當鎖存信號Latch為 低電平，Dla=D0a=0,所述動態比較器一 8處於復位狀態；當鎖存信號Latch為高電平，所述 第一模擬輸入信號Vinl低於比較電平，Dla=l，D0a=0 ;當Latch為高電平，所述第一模擬輸 入信號Vinl高於比較電平，Dla=0, Dla=l。在圖4中，可以清楚的看到，在所述第一模擬輸 入信號Vinl約為102.72mV時，DlaDOa的狀態由10轉變為01，這與理想的比較電平相差僅 僅2. 72mV，遠低於Vref/4即0· IV，在1. 5-bit/Stage的結構中可以被校正。所以本發明實 施例的所述動態比較器一能夠實現土Vw/4的比較電平。
[0056] 如圖5所示，本發明實施例的動態比較器二的電路圖；所述動態比較器二9包括：
[0057] 尺寸相同且都工作於線性區的第七NM0S管麗7、第八NM〇S管MN8、第九NM0S管 MN9、第十NM0S管MN10、第?^一 NM0S管MN11和第十二NM0S管MN12,所述第七NM0S管麗7和 所述第九NM0S管MN9的柵極連接所述第二模擬輸入信號Vin2的差分對的正相信號inp2， 所述第八NM〇S管MN8和所述第十NM0S管MN10的柵極連接所述第二模擬輸入信號Vin2的 差分對的反相信號inn2,所述第十一 NM0S管MN11和所述第十二NM〇S管MN12的柵極連接 所述參考信號Vref的差分對；所述第七NM0S管MN7、所述第八NM0S管MN8、所述第九NM0S 管MN9、所述第十NM0S管MN10、所述第^^一 NM0S管MN11和所述第十二NM〇S管MN12的源 極都連接地GND。
[0058] 第十三NM0S管MN13和第十四NM0S管MN14,所述第七NM〇S管MN7、所述第九NM0S 管MN9、所述第i^一 NM0S管MN11的漏極都連接所述第十三NM0S管MN13的源極，所述第八 NM0S管MN8、所述第十NM0S管MN10、所述第十二NM0S管MN12的漏極都連接所述第十四M0S 管的源極；所述第十三NM〇S管MN13和所述第十四NM0S管MN14的柵極都接所述鎖存信號 Latch ；
[0059] 第十五NM0S管MN15、第十六NM0S管MN16、第五PM0S管MP5、第六PM0S管MP6、第 七PM0S管MP7和第八PM0S管MP8,所述第十五NM0S管麗15的源極連接所述第十三NM0S 管麗13的漏極，所述第十六NM0S管麗16的源極連接所述第十四NM〇S管麗14的漏極；所 述第十五NM0S管MN15的漏極、所述第五PM0S管MP5的漏極、所述第六PM0S管MP6的漏極、 所述第十六NM0S管MN16的柵極、所述第七PM0S管MP7的柵極都連接在第三節點；所述第 十六NM0S管MN16的漏極、所述第七PM0S管MP7的漏極、所述第八PM0S管MP8的漏極、所 述第十五NM0S管麗15的柵極、所述第六PM0S管MP6的柵極都連接在第四節點；所述第五 PM0S管MP5、所述第六PM0S管MP6、所述第七PM0S管吧7和所述第八PM0S管MP8的源極都 接電源電壓VDD ;所述第五PM0S管MP5和所述第八PM0S管MP8的柵極都接所述鎖存信號 Latch〇
[0060] 由第一或非門105a和第二或非門105b連接形成的鎖存器，所述第三節點通過一 由NM0S管M5和PM0S管M6連接形成的反相器連接到所述第一或非門l〇5a的第一輸入端， 所述第二或非門l〇5b的輸出端連接到所述第一或非門105a的第二輸入端；所述第四節點 通過一由NM0S管M7和PM0S管M8連接形成的反相器連接到所述第二或非門l〇5b的第一 輸入端，所述第一或非門l〇5a的輸出端連接到所述第二或非門l〇5b的第二輸入端，所述第 一或非門l〇5a和所述第二或非門105b輸出端輸出第二數位訊號對Dlb和DOb。
[0061] 當所述動態比較器二9用於第二模擬輸入信號Vin2和-Vref/2之間的比較時，所 述第i^一 NM0S管MN11的柵極連接所述參考信號Vref的差分對的正相信號Vrefp、所述第 十二NM0S管MN12的柵極連接所述參考信號Vref的差分對的反相信號Vrefn。該種連接方 式已在圖5中示出。
[0062] 當所述動態比較器二9用於第二模擬輸入信號Vin2和Vref/2之間的比較時，所 述第i^一 NM0S管MN11的柵極連接所述參考信號Vref的差分對的反相信號Vrefn、所述第 十二NM0S管麗12的柵極連接所述參考信號Vref的差分對的正相信號Vrefp。該種連接方 式在圖5中的基礎上將所述參考信號Vref的差分對的正反相信號連接關係對調即可。
[0063] 如圖5所示，所述動態比較器二9的下方的所述第七NM0S管顧7、所述第八NM0S管 MN8、所述第九NM0S管MN9、所述第十NM0S管MN10、所述第i^一 NM0S管MN11和所述第十二 NM0S管MN12的尺寸相同，都工作在線性區，相當於受柵壓控制的線性電阻，阻值與過驅動 電壓（Vcs_V th)成反比。上方由所述第十五NM0S管MN15、所述第十六NM0S管麗16、所述第 六PM0S管MP6和所述第七PM0S管MP7連接形成類似於兩個反相器交叉連接而成的鎖存結 構，輸出結果經過由NM0S管M5、PM0S管M6、NM0S管M7和PM0S管M8構成的反相器驅動後， 再通過由兩個第一或非門（N0Rl)105a和所述第二或非門（NOR2)105b構成的鎖存器進行鎖 存。當鎖存信號Latch為低電平時，所述動態比較器二9處於復位狀態，輸出Dlb=D0b=0 ;當 Latch為高電平，所述動態比較器二9開始工作，如果用&代表左側所述第七NM0S管MN7、 所述第九NM0S管MN9和所述第i^一 NM0S管MN11形成的第一總電阻，R2代表右側所述第八 NM0S管MN8、所述第十NM0S管MN10和所述第十二NM0S管MN12形成的第二總電阻，那麼對 應的電導即電阻的倒數可以表示為：
[0064] G =從丁 + 了 + 凡C* 7 )
[_\ ^ /7 V L /9 J V ^ ^11 / fw% 1 (Ψλ ψ 1
[0065] Gz= μβοχ{?ηη2-νΛ ~r ^ + 1_V ^ Λ V ^ /?ο J \ ij Jii
[0066] 其中，電導G1為第一總電阻R1的倒數、電導G2為第一總電阻R2的倒數，μ n為 ：fw% (fw) fPF) 電子遷移率，MOS電晶體的柵區單位面積電容，7 7 、7 、下、了、 V 厶 /7 V ^ /9 V ^ /π V ^ /8 V lj /10 (W\ - 分別代表所述第七NM0S管麗7、所述第九NM0S管MN9、所述第十一 NM0S管MN11、所 V ^ /12 述第八NM0S管順8、所述第十NM0S管MN10和所述第十二NM0S管MN12的寬長比，各寬長比 都相同，Vth表示各M0S電晶體的閾值電壓。
[0067] 當所述動態比較器二9開始工作時，可以認為兩邊電導相等，即G1=G2,又因為各 M0S電晶體的尺寸相同使得各寬長比都相同，結果可以簡化為：
[0068] mp-inn = --(? -Vtei,)=--Vref :? . z
[0069] 得到的就是該所述動態比較器二9內置的比較電平，可以看出通過改變 dp-υ的值，可以很方便的調節比較電平的大小。只需要將vrefjpvrrfn的位置互換， 就可以得到相反的Vw/2比較電平。
[0070] 如圖6所述，本發明實施例的動態比較器三的電路圖；所述動態比較器三10包 括：
[0071] 尺寸相同且都工作於線性區的第十七NM0S管MN17和第十八NM0S管MN18,所述第 十七NM0S管MN17的柵極連接所述第二模擬輸入信號Vin2的差分對的正相信號inp2,所述 第十八NM0S管麗18的柵極連接所述第二模擬輸入信號Vin2的差分對的反相信號inn2 ; 所述第十七NM〇S管麗17和所述第十八NM0S管麗18的源極都連接地GND。
[0072] 第十九NM0S管麗19和第二十順0S管MN20,所述第十七NM0S管麗17的漏極連 接所述第十九NM0S管麗19的源極，所述第十八NM〇S管MN18的漏極連接所述第二十M0S 管的源極；所述第十九NM〇S管MN19和所述第二十NM〇S管MN2〇的柵極都接所述鎖存信號 Latch。
[0073] 第二i^一 NM0S 管 MN21、第二十二 NM0S 管麗22、第九 PM0S 管 MP9、第十 PM0S 管 MP10、第i^一 PM0S管MP11和第十二PM0S管MP12,所述第二^NM0S管麗21的源極連接 所述第十九NM0S管MN19的漏極，所述第二十二NM0S管MN22的源極連接所述第二十NM0S 管麗20的漏極；所述第二i^一 NM0S管麗21的漏極、所述第九PM0S管MP9的漏極、所述第 十PM0S管MP10的漏極、所述第二十二NM0S管MN22的柵極、所述第i^一 PM0S管MP11的柵 極都連接在第五節點；所述第二十二NM0S管麗22的漏極、所述第i^一 PM0S管MP11的漏 極、所述第十二PM0S管MP12 的漏極、所述第二^^一 NM0S管MN21的柵極、所述第十PM0S管 MP10的柵極都連接在第六節點；所述第九PM0S管MP9、所述第十PM0S管MP10、所述第十一 PM0S管MP11和所述第十二PM0S管MP12的源極都接電源電壓VDD ;所述第九PM0S管MP9 和所述第十二PM0S管MP12的柵極都接所述鎖存信號Latch ;
[0074] 由第三或非門106a和第四或非門106b連接形成的鎖存器，所述第五節點通過一 由NM0S管M9和PM0S管M10連接形成的反相器連接到所述第三或非門106a的第一輸入端， 所述第四或非門l〇6b的輸出端連接到所述第三或非門106a的第二輸入端；所述第六節點 通過一由麗0S管Mil和PM0S管M12連接形成的反相器連接到所述第四或非門106b的第 一輸入端，所述第三或非門l〇6a的輸出端連接到所述第四或非門106b的第二輸入端，所述 第三或非門106a和所述第四或非門106b輸出端輸出第三數位訊號對Die和DOc。
[0075] 如圖1所示，各所述1. 5位級模塊1的子模數轉換器6的一個所述動態比較器一 8輸出所述第一模擬輸入信號Vinl和Vrrf/4之間的比較形成的所述第一數位訊號對Dla和 DOa、另一個所述動態比較器一 8輸出所述第一模擬輸入信號Vinl和-Vref/4之間的比較形 成的所述第一數位訊號對Dla和DOa，兩組所述第一數位訊號對Dla和DOa輸入到解碼器 11中形成各所述1. 5位級模塊的2位數據輸出。
[0076] 所述2位級模塊2的一個所述動態比較器二9輸出所述第二模擬輸入信號Vin2和 Vref/2之間的比較形成的所述第二數位訊號對Dlb和D0b、另一個所述動態比較器二 9輸出 所述第二模擬輸入信號Vin2和-Vref/2之間的比較形成的所述第二數位訊號對Dlb和D0b， 所述動態比較器三10輸出所述第二模擬輸入信號Vin 2和0電位之間的比較形成的所述第 三數位訊號對Die和D0c，兩組所述第二數位訊號對Dlb和D0b和一組所述第三數位訊號對 Die和D0c輸入到解碼器12中形成所述2位級模塊的2位數據輸出。
[0077]由於所述動態比較器三10的比較電平為0,也就是說只是比較inP2和inn2之間 的大小關係，不需要增加額外的電晶體來設置比較電平，所以比較圖5和6可知，只需要將 圖5所示的所述動態比較器二9中所述第九NM0S管MN9、所述第十NM0S管麗1〇、所述第 i^一 NM〇S管麗11和所述第十二NM0S管MN12去掉即可得到圖6所示的所述動態比較器三 10。
[0078]如圖7所示，本發明實施例的採用了動態比較器二和三的2位級模塊的仿真曲 線，曲線107為所述第二模擬輸入信號Vin2的曲線，所述曲線1〇8為所述2位級模塊 2通 過所述解碼器12輸出的2位數據中的高位數據DH的曲線，所述曲線109為所述2位級模 塊2通過所述解碼器12輸出的2位數據中的低位數據DL的曲線；設置鎖存信號Latch為 100MHz脈衝信號，所述第二模擬輸入信號Vin2的值in=inp2-inn2為-0. 3V?+0.別的 斜坡信號，Vrefp=l. 2V，Vrefn=0. 9V,那麼理論上比較電平是+150mV，0和-150mV。仿真結 果如圖 7 所示，可以看出，當 in<-143. 4mV，DH=DL=0 ;當-143. 4mV<in<40nV，DH=0, DL=1 ;當 40nV〈in146mV，DH=DL=1。所以本發明實施例的所述動態比較器 二和三能夠實現〇和土 Vref/2的比較電平。
[0079]以上通過具體實施例對本發明進行了詳細的說明，但這些並非構成對本發明的限 制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應 視為本發明的保護範圍。
【權利要求】
1. 一種用於流水線型模數轉換器的動態比較器，流水線型模數轉換器包括由N級級模 塊組成的流水線模數轉換結構，第1至N-1級級模塊都為1. 5位級模塊，第N級級模塊為2 位級模塊；其特徵在於： 各所述1. 5位級模塊的子模數轉換器都包括兩個動態比較器一，分別用於第一模擬 輸入信號和VMf/4之間、第一模擬信號和-VMf/4之間的比較；所述2位級模塊中包括兩個 動態比較器二和一個動態比較器三，兩個所述動態比較器二分別用於第二模擬輸入信號和 VMf/2之間、第二模擬輸入信號和-VMf/2之間的比較，所述動態比較器三用於第二模擬輸入 信號和〇電位的比較；表不參考信號； 所述動態比較器一包括： 第一 NMOS管和第二NMOS管，所述第一 NMOS管和所述第二NMOS管的源極都接地，所述 第一 NMOS管和所述第二NMOS管柵極連接第一模擬輸入信號的差分對； 第三MOS管和第四NMOS管，所述第三MOS管的源極和所述第一 NMOS管的漏極連接，所 述第四NMOS管的源極和所述第二NMOS管的漏極連接，所述第三NMOS管和所述第四NMOS 管的柵極都接鎖存信號； 第五NMOS管、第六NMOS管、第一 PM0S管、第二PM0S管、第三PM0S管和第四PM0S管， 所述第五NMOS管的源極連接所述第三NMOS管的漏極，所述第六NMOS管的源極連接所述第 四NMOS管的漏極；所述第五NMOS管的漏極、所述第一 PM0S管的漏極、所述第二PM0S管的 漏極、所述第六NMOS管的柵極、所述第三PM0S管的柵極都連接在第一節點；所述第六NMOS 管的漏極、所述第三PM0S管的漏極、所述第四PM0S管的漏極、所述第五NMOS管的柵極、所 述第二PM0S管的柵極都連接在第二節點；所述第一 PM0S管、所述第二PM0S管、所述第三 PM0S管和所述第四PM0S管的源極都接電源電壓；所述第一 PM0S管和所述第四PM0S管的 柵極都接所述鎖存信號；所述第一節點和所述第二節點分別通過一反相器輸出第一數字信 號對； 所述動態比較器一在輸入正相連接時用於第一模擬輸入信號和VMf/4之間的比較，此 時，所述第一 NMOS管的柵極連接所述第一模擬輸入信號的差分對的正相信號、所述第二 NMOS管柵極連接所述第一模擬輸入信號的差分對的反相信號； 所述動態比較器一在輸入反相連接時用於第一模擬輸入信號和_VMf/4之間的比較， 此時，所述第一 NMOS管的柵極連接所述第一模擬輸入信號的差分對的反相信號、所述第二 NMOS管柵極連接所述第一模擬輸入信號的差分對的正相信號； 所述第二NMOS管的溝道的第一寬長比大於所述第一 NMOS管的溝道的第二寬長比，所 述第一寬長比和所述第二寬長比的差值越大，所述動態比較器一的內置比較電平也越大， 通過所述第一寬長比和所述第二寬長比的設置使得所述動態比較器一的內置比較電平在 輸入正相連接時為V Mf/4、在輸入反相連接時為-VMf/4 ; 所述動態比較器二包括： 尺寸相同且都工作於線性區的第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、 第i^一 NMOS管和第十二NMOS管，所述第七NMOS管和所述第九NMOS管的柵極連接所述第 二模擬輸入信號的差分對的正相信號，所述第八NMOS管和所述第十NMOS管的柵極連接所 述第二模擬輸入信號的差分對的反相信號，所述第十一 NMOS管和所述第十二NMOS管的柵 極連接所述參考信號的差分對；所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所 述第十NMOS管、所述第i^一 NM0S管和所述第十二NM0S管的源極都連接地； 第十三NM0S管和第十四NM0S管，所述第七NM0S管、所述第九NM0S管、所述第i^一 NM0S管的漏極都連接所述第十三NM0S管的源極，所述第八NM0S管、所述第十NM0S管、所述 第十二NM0S管的漏極都連接所述第十四M0S管的源極；所述第十三NM0S管和所述第十四 NM0S管的柵極都接所述鎖存信號； 第十五NM0S管、第十六NM0S管、第五PM0S管、第六PM0S管、第七PM0S管和第八PM0S 管，所述第十五NM0S管的源極連接所述第十三NM0S管的漏極，所述第十六NM0S管的源極 連接所述第十四NM0S管的漏極；所述第十五NM0S管的漏極、所述第五PM0S管的漏極、所述 第六PM0S管的漏極、所述第十六NM0S管的柵極、所述第七PM0S管的柵極都連接在第三節 點；所述第十六NM0S管的漏極、所述第七PM0S管的漏極、所述第八PM0S管的漏極、所述第 十五NM0S管的柵極、所述第六PM0S管的柵極都連接在第四節點；所述第五PM0S管、所述第 六PM0S管、所述第七PM0S管和所述第八PM0S管的源極都接電源電壓；所述第五PM0S管和 所述第八PM0S管的柵極都接所述鎖存信號； 由第一或非門和第二或非門連接形成的鎖存器，所述第三節點通過一反相器連接到所 述第一或非門的第一輸入端，所述第二或非門的輸出端連接到所述第一或非門的第二輸入 端；所述第四節點通過一反相器連接到所述第二或非門的第一輸入端，所述第一或非門的 輸出端連接到所述第二或非門的第二輸入端，所述第一或非門和所述第二或非門輸出端輸 出第二數位訊號對； 當所述動態比較器二用於第二模擬輸入信號和VMf/2之間的比較時，所述第十一 NM0S 管的柵極連接所述參考信號的差分對的反相信號、所述第十二NM0S管的柵極連接所述參 考信號的差分對的正相信號； 當所述動態比較器二用於第二模擬輸入信號和_VMf/2之間的比較時，所述第十一 NM0S管的柵極連接所述參考信號的差分對的正相信號、所述第十二NM0S管的柵極連接所 述參考信號的差分對的反相信號； 所述動態比較器三包括： 尺寸相同且都工作於線性區的第十七NM0S管和第十八NM0S管，所述第十七NM0S管的 柵極連接所述第二模擬輸入信號的差分對的正相信號，所述第十八NM0S管的柵極連接所 述第二模擬輸入信號的差分對的反相信號；所述第十七NM0S管和所述第十八NM0S管的源 極都連接地； 第十九NM0S管和第二十NM0S管，所述第十七NM0S管的漏極連接所述第十九NM0S管 的源極，所述第十八NM0S管的漏極連接所述第二十M0S管的源極；所述第十九NM0S管和所 述第二十NM0S管的柵極都接所述鎖存信號； 第二i^一 NM0S管、第二十二NM0S管、第九PM0S管、第十PM0S管、第i^一 PM0S管和第 十二PM0S管，所述第二十一 NM0S管的源極連接所述第十九NM0S管的漏極，所述第二十二 NM0S管的源極連接所述第二十NM0S管的漏極；所述第二^^一 NM0S管的漏極、所述第九 PM0S管的漏極、所述第十PM0S管的漏極、所述第二十二NM0S管的柵極、所述第i^一 PM0S管 的柵極都連接在第五節點；所述第二十二NM0S管的漏極、所述第十一 PM0S管的漏極、所述 第十二PM0S管的漏極、所述第二十一 NM0S管的柵極、所述第十PM0S管的柵極都連接在第 六節點；所述第九PM0S管、所述第十PM0S管、所述第i^一 PM0S管和所述第十二PM0S管的 源極都接電源電壓；所述第九PMOS管和所述第十二PMOS管的柵極都接所述鎖存信號； 由第三或非門和第四或非門連接形成的鎖存器，所述第五節點通過一反相器連接到所 述第三或非門的第一輸入端，所述第四或非門的輸出端連接到所述第三或非門的第二輸入 端；所述第六節點通過一反相器連接到所述第四或非門的第一輸入端，所述第三或非門的 輸出端連接到所述第四或非門的第二輸入端，所述第三或非門和所述第四或非門輸出端輸 出第三數位訊號對。
2. 如權利要求1所述的用於流水線型模數轉換器的動態比較器，其特徵在於：各所 述1. 5位級模塊的子模數轉換器的一個所述動態比較器一輸出所述第一模擬輸入信號和 VMf/4之間的比較形成的所述第一數位訊號對、另一個所述動態比較器一輸出所述第一模 擬輸入信號和_V Mf/4之間的比較形成的所述第一數位訊號對，兩組所述第一數位訊號對輸 入到解碼器中形成各所述1. 5位級模塊的2位數據輸出。
3. 如權利要求1所述的用於流水線型模數轉換器的動態比較器，其特徵在於：所述2 位級模塊的一個所述動態比較器二輸出所述第二模擬輸入信號和V Mf/2之間的比較形成的 所述第二數位訊號對、另一個所述動態比較器二輸出所述第二模擬輸入信號和_VMf/2之間 的比較形成的所述第二數位訊號對，所述動態比較器三輸出所述第二模擬輸入信號和0電 位之間的比較形成的所述第三數位訊號對，兩組所述第二數位訊號對和一組所述第三數字 信號對輸入到解碼器中形成所述2位級模塊的2位數據輸出。
【文檔編號】H03M1/34GK104300983SQ201310299209
【公開日】2015年1月21日 申請日期:2013年7月17日 優先權日:2013年7月17日
【發明者】朱紅衛, 趙鬱煒 申請人:上海華虹宏力半導體製造有限公司