存儲系統及其操作方法與流程

2023-10-28 19:47:27

本申請要求2015年7月30日提交的申請號為10-2015-0107989的韓國專利申請的優先權，其全文通過引用併入本文。

技術領域

本發明的各種實施例總體涉及半導體設計技術，且更具體地，涉及一種執行預取操作的存儲系統及其操作方法。

背景技術：

計算機環境範式已經轉變為可隨時隨地使用的普適計算系統。因此，諸如行動電話、數位相機和筆記本電腦等可攜式電子裝置的使用繼續快速增加。可攜式電子裝置通常使用具有用作數據存儲裝置的半導體存儲裝置的存儲系統。數據存儲裝置用作可攜式電子裝置的主存儲裝置或輔助存儲裝置。

因為它們不具有活動部件，使用存儲裝置的數據存儲裝置提供良好的穩定性、耐用性、高的信息存取速度及低功耗。具有這種優勢的數據存儲裝置的示例包括通用串行總線(USB)存儲裝置、具有各種接口的存儲卡以及固態驅動器(SSD)。

技術實現要素：

各種實施例涉及在根據存儲裝置的訪問模式訪問存儲裝置之前能夠在存儲緩存中緩存數據的存儲系統及其操作方法。

根據實施例，提供了一種存儲系統，存儲系統可包括較低讀取操作速度的存儲裝置；較高讀取操作速度的存儲緩存；以及控制器，其適用於：將由一對在先地址和在後地址定義的至少一個訪問模式設定為預取模式；根據預取模式執行預取操作，預取操作包括將對應於在 後地址的數據從存儲裝置緩存到存儲緩存；以及響應於具有預取模式的在後地址的讀取命令，從存儲緩存讀取緩存數據。

選為預取模式的訪問模式可包括表示根據在先地址執行的訪問操作的信息，訪問操作的數量大於參考數量。

根據在先地址執行的訪問操作可以是編程或讀取操作中的一個。

根據在先地址執行的訪問操作的數量中的每個之後是根據在後地址執行的讀取操作。

控制器可在根據預取模式的在先地址執行訪問操作的情況下執行預取操作。

控制器進一步可將預取模式存儲在存儲裝置的頁緩衝器中。

控制器可根據預取模式的加權值存儲預取模式。

預取模式的加權值可在預取模式的輸入頻率的基礎上確定。

預取模式的加權值可在預取模式的輸入近因(recency)的基礎上確定。

控制器可進一步從存儲緩存移除在預定的時間量期間不提供的預取模式和相應的緩存數據。

在實施例中，提供了包括具有較低讀取操作速度的存儲裝置和較高讀取操作速度的存儲緩存的存儲系統的操作方法，方法可包括將對存儲裝置的大量訪問模式中的至少一個設定為預取模式，存儲裝置由在設定輸入時間間隔內提供給存儲系統的一對在先地址和在後地址定義；根據預取模式執行預取操作，包括將對應於在後地址的數據從存儲裝置緩存到存儲緩存；以及響應於具有預取模式的在後地址的讀取命令，從存儲緩存讀取緩存數據。

預取模式可包括根據在先地址執行的訪問操作的信息，訪問操作的數量大於參考數量。

根據在先地址執行的訪問操作可以是編程和讀取操作中的一個。

根據在先地址執行的訪問操作的數量中的每個之後是根據在後地 址執行的讀取操作。

預取操作可在根據預取模式的在先地址執行訪問操作的情況下執行。

操作方法可進一步包括將預取模式存儲在存儲裝置的頁緩衝器中。

預取模式的存儲可根據預取模式的加權值來執行。

預取模式的加權值在預取模式的輸入頻率的基礎上確定。

預取模式的加權值在預取模式的輸入近因的基礎上確定。

操作方法可進一步從存儲緩存移除在預定的時間量期間不提供的預取模式和相應的緩存數據。

附圖說明

圖1是示出根據本發明的一個實施例的包括存儲系統的數據處理系統的簡圖。

圖2是示出根據本發明的一個實施例的存儲裝置的簡圖。

圖3是示出根據本發明的一個實施例的存儲裝置中的存儲塊的電路圖。

圖4-圖11是圖示地示出根據本發明的一個實施例的如圖2中所示的存儲裝置的各方面的簡圖。

圖12是示出根據本發明的一個實施例的存儲系統的預取操作的簡圖。

圖13是示出根據本發明的一個實施例的如圖12中所示的存儲系統的預取操作的簡圖。

具體實施方式

下面參照附圖描述各種實施例。然而，應該理解的是，本發明可以不同的形式呈現且不應被解釋為限於在本文中提出的實施例。而是，這些實施例被提供使得本公開是徹底且完整的。應該注意的是，在整個公開中，相似的參考數字指的是本發明的各種附圖和實施例中的相 似部件。

而且，附圖不一定是按比例的，在一些情況下，為了清楚地說明實施例的特徵，比例可能被誇大了。此外，當提到元件連接或聯接至另一個元件時，應該理解為前者可被直接或間接地連接或聯接至後者，當需要時可包括電連接，例如，在其間具有或不具有中間元件的情況下被電連接或聯接至後者。

參照圖1，根據本發明的一個實施例，提供了數據處理系統100。數據處理系統100可包括主機102和存儲系統110。

主機102可包括任何合適的電子裝置。例如，主機102可包括諸如移動手機、MP3播放器、筆記本電腦等可攜式電子裝置。主機可包括諸如桌上型電腦、遊戲機、TV、放映機等非可攜式電子裝置。

存儲系統110可響應來自主機102的請求而被操作。例如，存儲系統可存儲待被主機102訪問的數據。存儲系統110可用作主機102的主存儲系統或輔助存儲系統。存儲系統110可根據與主機102電聯接的主機接口的協議利用任何合適的儲存裝置來實現。可使用一個或多個半導體存儲裝置。可使用易失性或非易失性存儲裝置。例如，存儲系統110可利用固態驅動器(SSD)、多媒體卡(MMC)、嵌入式MMC(eMMC)、減小尺寸的MMC(RS-MMC)和微型-MMC、安全數碼(SD)卡、小型-SD和微型-SD、通用串行總線(USB)儲存裝置、通用閃速儲存(UFS)裝置、標準快閃記憶體(CF)卡、智能媒體(SM)卡、記憶棒等來實現。

用於存儲系統110的儲存裝置可利用諸如動態隨機存取存儲器(DRAM)和靜態隨機存取存儲器(SRAM)的易失性存儲裝置或諸如只讀存儲器(ROM)、掩膜只讀存儲器(MROM)、可編程只讀存儲器(PROM)、可擦可編程只讀存儲器(EPROM)、電可擦可編程只讀存儲器(EEPROM)、鐵電隨機存取存儲器(FRAM)、相變RAM(PRAM)、磁阻RAM(MRAM)、電阻式RAM(RRAM)等非易失性存儲裝置來實現。

存儲系統110可包括存儲待被主機102訪問的數據的存儲裝置150，和可控制存儲裝置150中的數據的儲存的控制器130。

控制器130和存儲裝置150可集成為單一半導體裝置。例如，控制器130和存儲裝置150可集成為被配置為固態硬碟(SSD)的一個半導體裝置。配置存儲系統110為SSD可通常允許主機102的操作速度的顯著增加。

控制器130和存儲裝置150可集成為配置為諸如以下的存儲卡的單一半導體裝置：個人計算機存儲卡國際聯合會(PCMCIA)卡、標準快閃記憶體(CF)卡、智能媒體(SM)卡(SMC)、記憶棒、多媒體卡(MMC)、RS-MMC和微型-MMC、安全數碼(SD)卡、小型-SD、微型-SD和SDHC、通用閃速儲存(UFS)裝置等。

而且，例如，存儲系統110可以是或配置計算機、超便攜移動PC(UMPC)、工作站、上網本、個人數字助理(PDA)、可攜式計算機、網絡平板、平板電腦、無線手機、移動手機、智慧型手機、電子書、可攜式多媒體播放器(PMP)、可攜式遊戲機、導航裝置、黑匣子、數位相機、數字多媒體廣播(DMB)播放器、三維(3D)電視、智能電視、數字音頻記錄器、數字音頻播放器、數字圖像記錄器、數字圖像播放器、數字視頻記錄器、數字視頻播放器、儲存配置、數據中心、能夠在無線環境下傳輸並接收信息的裝置、配置家庭網絡的各種電子裝置中的一種、配置計算機網絡的各種電子裝置中的一種、配置遠程信息處理網絡的各種電子裝置中的一種、RFID裝置或配置計算系統的各種組成元件中的一種。

存儲裝置可在寫入操作期間儲存由主機102提供的數據，並在讀取操作期間將儲存的數據提供至主機102。存儲裝置150可包括一個或多個存儲塊152、154和156。存儲塊152、154和156中的每個可包括多個頁。每個頁可包括多個存儲單元，多個字線(WL)可電聯接至多個存儲單元。存儲裝置150可以是當中斷電源時保留儲存的數據的非易失性 存儲裝置。根據一個實施例，存儲裝置可以是閃速存儲器。存儲裝置可以是具有三維(3D)堆棧結構的閃速存儲裝置。在下文中，參照圖2-圖11描述具有三維(3D)堆棧結構的非易失性存儲裝置150的示例。

存儲系統110的控制器可響應於來自主機102的請求而控制存儲裝置150。控制器130可將從存儲裝置150讀取的數據提供至主機102，並將主機102提供的數據儲存在存儲裝置150中。為此，控制器130可控制存儲裝置150的諸如讀取、寫入、編程和擦除操作的全部操作。

可使用任何合適的控制器。例如，控制器130可包括主機接口單元132、處理器134、錯誤糾正碼(ECC)單元138、電源管理單元140、NAND閃速控制器142以及存儲器144。

主機接口單元132可處理主機102提供的命令和/或數據。主機接口單元132可通過諸如以下的各種接口協議中的至少一個與主機102通信：通用串行總線(USB)、多媒體卡(MMC)、外圍組件互連高速(PCI-E)、串列SCSI(SAS)、串行高級技術附件(SATA)、並行高級技術附件(PATA)、小型計算機系統接口(SCSI)、增強型小型磁碟接口(ESDI)、集成驅動電路(IDE)等。

ECC單元138可檢測並糾正在讀取操作期間從存儲裝置150讀取的數據中的錯誤。可應用各種檢測和糾正技術。例如，當錯誤位的數量大於或等於可糾正錯誤位的閾值數量時ECC單元138可不糾正錯誤位，並可輸出表示糾正錯誤位失敗的錯誤糾正失敗信號。

ECC單元138可在諸如低密度奇偶檢查(LDPC)碼、博斯-查德胡裡-霍昆格姆(BCH)碼、渦輪(turbo)碼、裡德-所羅門(RS)碼、卷積碼、遞歸系統碼(RSC)、網格編碼調製(TCM)、分組編碼調製(BCM)等編碼調製的基礎上來執行錯誤糾正操作。ECC單元138可包括錯誤檢測和糾正操作所需的任何和所有適合的電路、系統或裝置。

PMU 140可提供並管理用於控制器130的電源，即，用於包括在控 制器130中的組成元件的電源。

NFC 142可用作控制器130和存儲裝置150之間的存儲接口以允許控制器130響應於來自主機102的請求控制存儲裝置150。NFC 142可生成用於存儲裝置150的控制信號。例如當存儲裝置150為閃速存儲器時，特別地，當存儲裝置150為NAND閃速存儲器時，NFC可在處理器134的控制下處理數據。

存儲器144可用作存儲系統110和控制器130的工作存儲器，並儲存用於驅動存儲系統110和控制器130的數據。控制器130可響應於來自主機102的請求控制存儲裝置150。例如，控制器130可將從存儲裝置150讀取的數據提供至主機102並將主機102提供的數據儲存在存儲裝置150中。當控制器130控制存儲裝置150的操作時，存儲器144可儲存被控制器130和存儲裝置150用於諸如讀取、寫入、編程和擦除操作的數據。

存儲器144可利用易失性存儲器來實現。例如，存儲器144可利用靜態隨機存取存儲器(SRAM)或動態隨機存取存儲器(DRAM)來實現。如上所說，存儲器144可儲存被主機102和存儲裝置150用於讀取和寫入操作的數據。為了儲存數據，存儲器144可包括程序存儲器、數據存儲器、寫入緩衝器、讀取緩衝器、映射(map)緩衝器等。

處理器134可控制存儲系統110的一個或多個一般操作。處理器134可響應於來自主機102的寫入請求或讀取請求而控制對存儲裝置150的寫入操作或讀取操作。處理器134可驅動被稱為閃速轉換層(FTL)的固件以控制存儲系統110的一般操作。處理器134可利用微處理器來實現。處理器可利用中央處理單元(CPU)來實現。

管理單元(未示出)可被包括在處理器134中，並可執行例如存儲裝置150的壞塊管理。因此，管理單元可發現包括在存儲裝置150中的對於進一步使用處於不滿意狀態的壞存儲塊，並在壞存儲塊上執行壞塊管理。當存儲裝置150為閃速存儲器例如NAND閃速存儲器時，由於 NAND邏輯功能的特徵編程失敗可發生在寫入操作期間。壞塊管理可將編程失敗的存儲塊或壞存儲塊的數據編程到新的存儲塊中。由於編程失敗產生的壞塊可使存儲裝置，尤其是具有3D堆棧結構的存儲裝置的利用效率惡化，並因此負面地影響存儲系統100的可靠性。

參照圖2，根據實施例，存儲裝置150可包括多個存儲塊，例如，第0到第N-1塊210-240。多個存儲塊210-240中的每個可包括多個頁，例如，2M個頁(2M頁)。多個頁中的每個可包括多個存儲單元，多個字線可電聯接至多個存儲單元。

根據可被儲存或表達在每個存儲單元中的位的數量，存儲塊可以是單層單元(SLC)存儲塊或多層單元(MLC)存儲塊。SLC存儲塊可包括利用各自能夠存儲1位數據的存儲單元實現的多個頁。MLC存儲塊可包括利用各自能夠存儲多位數據，例如兩位數據或多位數據的存儲單元實現的多個頁。包括利用各自能夠存儲3位數據的存儲單元實現的多個頁的MLC存儲塊可被應用且將被稱為三層單元(TLC)存儲塊。

多個存儲塊210-240中的每個可在讀取操作期間儲存主機裝置102提供的數據，並可在讀取操作期間將儲存的數據提供至主機102。

參照圖3，存儲裝置150的存儲塊152可包括分別電聯接至位線BL0至BLm-1的多個單元字符串340。每列的單元字符串340可包括至少一個漏極選擇電晶體DST和至少一個源極選擇電晶體SST。多個存儲單元或多個存儲單元電晶體MC0至MCn-1可字符串聯地電聯接在選擇電晶體DST和SST之間。各自的存儲單元MC0至MCn-1可通過每個都儲存多位的數據信息的多層單元(MLC)來配置。字符串340可分別電聯接至相應的位線BL0至BLm-1。以供參考，在圖3中，『DSL』表示漏極選擇線，『SSL』表示源極選擇線，且『CSL』表示共源線。

儘管存儲塊152通過NAND閃速存儲單元來配置，但應注意的是，存儲塊152在其他實施例中可通過NOR閃速存儲器、結合至少兩種存儲單元的混合閃速存儲器或控制器內置存儲晶片中的一個NAND閃速存 儲器來實現。同樣，半導體裝置的操作特徵可不僅應用於電荷存儲層通過導電浮柵來配置的閃速存儲裝置而且可應用於電荷存儲層通過介電層來配置的電荷捕獲快閃記憶體(CTF)。

存儲裝置150的電壓供應塊310可提供根據操作模式待被供應至各自的字線的字線電壓，例如編程電壓、讀取電壓或過電壓。電壓供應塊310可提供待被供應至體材料(bulks)例如其中形成有存儲單元的阱區的電壓。電壓供應塊310可在控制電路(未示出)的控制下執行電壓生成操作。電壓供應塊310可生成多個可變的讀取電壓以生成多個讀取數據，在控制電路的控制下選擇存儲單元陣列的存儲塊或扇區中的一個，選擇所選擇的存儲塊的字線中的一個，以及將字線電壓提供至所選擇的字線和未選擇的字線。

存儲裝置150的讀取/寫入電路320可由控制電路控制，且可根據操作模式用作傳感放大器或寫入驅動器。在驗證/正常的讀取操作期間，讀取/寫入電路320可用作用於從存儲單元陣列讀取數據的傳感放大器。同樣，在編程操作期間，讀取/寫入電路320可用作根據待被存儲在存儲單元陣列中的數據驅動位線的寫入驅動器。讀取/寫入電路320可在編程操作期間從緩衝器(未示出)接收待被寫入存儲單元陣列中的數據，且可根據輸入的數據驅動位線。為此，讀取/寫入電路320可包括分別對應於列(或位線)或列對(或位線對)的多個頁緩衝器322、324和326，且多個鎖存器(未示出)可包括在頁緩衝器322、324和326中的每個中。

圖4-圖11是示出存儲裝置150的各方面的示意圖。

如圖4-圖11所示，存儲裝置150可包括多個存儲塊BLK0至BLKN-1，且存儲塊BLK0至BLKN-1中的每個可以三維(3D)結構或縱向結構來實現。各自的存儲塊BLK0至BLKN-1可包括在第一至第三方向例如x軸方向、y軸方向和z軸方向延伸的結構。

各自的存儲塊BLK0至BLKN-1可包括在第二方向延伸的多個 NAND字符串NS(圖8)。多個NAND字符串NS可在第一方向和第三方向上提供。每個NAND字符串NS可電聯接至位線BL、至少一個源極選擇線SSL、至少一個地選擇線GSL、多個字線WL、至少一個虛擬字線DWL以及公共源線CSL。各自的存儲塊BLK0至BLKN-1可電聯接至多個位線BL、多個源極選擇線SSL、多個地選擇線GSL、多個字線WL、多個虛擬字線DWL以及多個公共源線CSL。

圖5是圖4所示的多個存儲塊BLK0至BLKN-1中的一個存儲塊BLKi的立體圖。圖6是沿圖5所示的存儲塊BLKi的線I-I』的截面圖。

參照圖5和圖6，存儲塊BLKi可包括在第一至第三方向延伸的結構。

存儲塊可包括包含摻雜有第一類型雜質的矽材料的基板5111。例如，基板5111可包括摻雜有p-型雜質的矽材料或可以是p-型阱，例如，袋(pocket)p阱，且包括圍繞p-型阱的n-型阱。儘管在所示的實施例中假定基板5111是p-型矽，但應注意的是基板5111不限於p-型矽。

在第一方向延伸的多個摻雜區域5311-5314可被設置在基板5111上。摻雜區域在第三方向上以均勻的間隔隔開。多個摻雜區域5311-5314可包含不同於基板5111中使用的雜質的第二類型的雜質。例如，多個摻雜區域5311-5314可摻雜有n-型雜質。儘管在此假定第一至第四摻雜區域5311-5314是n-型，但是應注意的是第一至第四摻雜區域5311-5314並不限於n-型。

在第一摻雜區域5311和第二摻雜區域5312之間的基板5111上的區域中，在第一方向延伸的多個介電材料區域5112可在第二方向上以均勻的間隔隔開。介電材料區域5112和基板5111還可在第二方向上以預定距離彼此隔開。介電材料區域5112可包括任何合適的介電材料，例如，二氧化矽。

在兩個連續的摻雜區域之間例如摻雜區域5311和5312之間的基板5111上的區域中，多個柱狀物5113在第一方向上以均勻的間隔隔開。 柱狀物5113在第二方向上延伸且可穿過介電材料區域5112使得它們可與基板5111電聯接。每個柱狀物5113可包括一種或多種材料。例如，每個柱狀物5113可包括內層5115和外表面層5114。表面層5114可包括摻雜有雜質的摻雜矽的材料。例如，表面層5114可包括摻雜有與基板5111相同的或相同類型的雜質的矽材料。儘管在此假定例如表面層5114可包括p-型矽，但表面層5114不限於p-型矽且本領域技術人員可容易地想到基板5111和柱狀物5113的表面層5114可摻雜有n-型雜質的其他實施例。

每個柱狀物5113的內層5115可由介電材料製成。內層5115可以是或包括介電材料，例如二氧化矽。

在第一摻雜區域5311和第二摻雜區域5312之間的區域中，介電層5116可沿介電材料區域5112、柱狀物5113和基板5111的暴露表面設置。介電層5116的厚度可小於介電材料區域5112之間的距離的一半。換言之，可設置不同於介電材料5112和介電層5116的材料的區域，可設置在(i)介電層5116(設置在介電材料區域5112的第一介電材料的底部表面上)和(ii)設置在介電材料區域5112的第二介電材料的頂部表面上的介電層5116之間。介電材料區域5112位於第一介電材料下面。

在連續的摻雜區域之間的諸如第一摻雜區域5311和第二摻雜區域5312之間的區域的區域中，多個導電材料區域5211-5291可設置在介電層5116的暴露表面上。多個導電材料區域在與多個介電材料區域5112的交叉配置中在第一方向上延伸且在第二方向上以均勻的間隔隔開。介電層5116填充導電材料區域與介電材料區域5112之間的空間。因此例如，在第一方向延伸的導電材料區域5211可設置在鄰近基板5111的介電材料區域5112和基板5111之間。具體地，在第一方向延伸的導電材料區域5211可設置在(i)設置在基板5111上的介電層5116和(ii)設置在鄰近基板5111的介電材料區域5112的底部表面上的介電層5116之間。

在第一方向延伸的導電材料區域5211-5291中的每個可設置在(i)設置在介電材料區域5112中的一個的頂部表面上的介電層5116和(ii)設置在下一個介電材料區域5112的底部表面上的介電層5116之間。在第一方向延伸的導電材料區域5221-5281可設置在介電材料區域5112之間。在第一方向延伸的導電材料區域5291可設置在最上面的介電材料5112上。在第一方向延伸的導電材料區域5211-5291可以是或包括金屬材料。在第一方向延伸的導電材料區域5211-5291可以是或包括諸如多晶矽的導電材料。

在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置在第一方向延伸的多個介電材料區域5112、連續地設置在第一方向且在第二方向上穿過多個介電材料區域5112的多個柱狀物5113、設置在多個介電材料區域5112和多個柱狀物5113的暴露表面上的介電層5116以及在第一方向延伸的多個導電材料區域5212-5292。

在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間相同的結構。例如，在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置在第一方向延伸的多個介電材料區域5112、順序地設置在第一方向且在第二方向上穿過多個介電材料區域5112的多個柱狀物5113、設置在多個介電材料區域5112和多個柱狀物5113的暴露表面上的介電層5116以及在第一方向延伸的多個導電材料區域5213-5293。

漏極5320可分別設置在多個柱狀物5113上。漏極5320可以是摻雜有第二類型雜質的矽材料。漏極5320可以是摻雜有n-型雜質的矽材料。儘管為了方便起見假定漏極5320包括n-型矽，但應注意的是，漏極5320不限於n-型矽。例如，每個漏極5320的寬度可大於每個對應的柱狀物5113的寬度。每個漏極5320可以板(pad)的形狀設置在每個對應的柱 狀物5113的頂部表面上。

在第三方向延伸的導電材料區域5331-5333可設置在漏極5320上。導電材料區域5331-5333可在第一方向上順序地設置。各自的導電材料區域5331-5333可與相應區域的漏極5320電聯接。漏極5320和在第三方向延伸的導電材料區域5331-5333可通過接觸插頭電聯接。在第三方向延伸的導電材料區域5331-5333可以是金屬材料。在第三方向延伸的導電材料區域5331-5333可以是諸如多晶矽的導電材料。

在圖5和圖6中，各自的柱狀物5113可與介電層5116和在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293一起形成字符串。各自的柱狀物5113可與介電層5116和在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293一起形成NAND字符串NS。每個NAND字符串NS可包括多個電晶體結構TS。

圖7是圖6所示的電晶體結構TS的剖視圖。

參照圖7，在圖6所示的電晶體結構TS中，介電層5116可包括第一至第一子介電層5117、第二子介電層5118和第三子介電層5119。

在每個柱狀物5113中的p型矽的表面層5114可作為主體。鄰近柱狀物5113的第一子介電層5117可作為隧穿介電層，且可包括熱氧化層。

第二子介電層5118可作為電荷儲存層。第二子介電層5118可作為電荷捕獲層，且可包括氮化物層或諸如氧化鋁層、氧化鉿層等金屬氧化物層。

鄰近導電材料5233的第三子介電層5119可作為阻斷介電層。鄰近在第一方向延伸的導電材料5233的第三子介電層5119可形成為單層或多層。第三子介電層5119可以是介電常數大於第一子介電層5117和第二子介電層5118的諸如氧化鋁層、氧化鉿層等的高k介電層。

導電材料5233可作為柵(gate)或控制柵。即，柵或控制柵5233、阻斷介電層5119、電荷存儲層5118、隧穿介電層5117和主體5114可形成電晶體或存儲單元電晶體結構。例如，第一子介電層5117、第二子 介電層5118和第三子介電層5119可形成氧化物-氮化物-氧化物(ONO)結構。在一個實施例中，為方便起見，在每個柱狀物5113中的p-型矽的表面層5114將被稱為第二方向上的主體。

存儲塊BLKi可包括多個柱狀物5113。即，存儲塊BLKi可包括多個NAND字符串NS。詳細地，存儲塊BLKi可包括在第二方向或垂直於基板5111的方向上延伸的多個NAND字符串NS。

每個NAND字符串NS可包括設置在第二方向上的多個電晶體結構TS。每個NAND字符串NS的多個電晶體結構TS中的至少一個可作為字符串源電晶體SST。每個NAND字符串NS的多個電晶體結構TS中的至少一個可作為地選擇電晶體GST。

柵或控制柵可對應於在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293。換言之，柵或控制柵可在第一方向上延伸且形成字線和至少兩個選擇線、至少一個源極選擇線SSL和至少一個地選擇線GSL。

在第三方向延伸的導電材料區域5331-5333可電聯接至NAND字符串NS的一端。在第三方向延伸的導電材料區域5331-5333可作為位線BL。即，在一個存儲塊BLKi中，多個NAND字符串NS可電聯接至一個位線BL。

在第一方向延伸的第二類型摻雜區域5311-5314可被設置至NAND字符串NS的其他端。在第一方向延伸的第二類型摻雜區域5311-5314可作為公共源線CSL。

即，存儲塊BLKi可包括多個在垂直於基板5111的方向例如第二方向上延伸的NAND字符串NS，且可作為例如電荷捕獲類型存儲器的NAND閃速存儲塊，在NAND閃速存儲塊中，多個NAND字符串NS電聯接至一個位線BL。

儘管圖5-圖7中示出了在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293設置在9層中，但應注意的是，在第一方向延伸 的導電材料區域5211-5291、5212-5292和5213-5293不限於設置在9層中。例如，在第一方向延伸的導電材料區域可設置在8層、16層或任何多個層中。換言之，在一個NAND字符串NS中，電晶體的數量可以是8個、16個或更多。

儘管圖5-圖7中示出了3個NAND字符串NS電聯接至一個位線BL，但應注意的是，實施例不限於具有電聯接至一個位線BL的3個NAND字符串NS。在存儲塊BLKi中，m個NAND字符串NS可電聯接至一個位線BL，m為正整數。根據電聯接至一個位線BL的NAND字符串NS的數量，也可控制在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293的數量和公共源線5311-5314的數量。

進一步的，儘管圖5-圖7中示出了3個NAND字符串NS電聯接至一個在第一方向延伸的導電材料，但應注意的是，實施例不限於具有電聯接至一個在第一方向延伸的導電材料的3個NAND字符串NS。例如，n個NAND字符串NS可電聯接至一個在第一方向延伸的導電材料，n為正整數。根據電聯接至一個在第一方向延伸的導電材料的NAND字符串NS的數量，也可控制位線5331-5333的數量。

圖8是示出如參照圖5-圖7所述的具有第一結構的存儲塊BLKi的等效電路簡圖。

參照圖8，塊BLKi在第一位線BL1和公共源線CSL之間可具有多個NAND字符串NS11-NS31。第一位線BL1可對應於圖5和6的在第三方向延伸的導電材料區域5331。NAND字符串NS12-NS32可設置在第二位線BL2和公共源線CSL之間。第二位線BL2可對應於圖5和6的在第三方向延伸的導電材料區域5332。NAND字符串NS13-NS33可設置在第三位線BL3和公共源線CSL之間。第三位線BL3可對應於圖5和圖6的在第三方向延伸的導電材料區域5333。

每個NAND字符串NS的源極選擇電晶體SST可電聯接至相應的位線BL。每個NAND字符串NS的地選擇電晶體GST可電聯接至公共源線 CSL。存儲單元MC可設置在每個NAND字符串NS的源極選擇電晶體SST和地選擇電晶體GST之間。

在該示例中，NAND字符串NS可由行和列的單元定義，且電聯接至一個位線的NAND字符串NS可形成一列。電聯接至第一位線BL1的NAND字符串NS11-NS31可相當於第一列，電聯接至第二位線BL2的NAND字符串NS12-NS32可相當於第二列，電聯接至第三位線BL3的NAND字符串NS13-NS33可相當於第三列。電聯接至一個源極選擇線SSL的NAND字符串NS可形成一行。電聯接至第一源極選擇線SSL1的NAND字符串NS11-NS31可形成第一行，電聯接至第二源極選擇線SSL2的NAND字符串NS12-NS32可形成第二行，電聯接至第三源極選擇線SSL3的NAND字符串NS13-NS33可形成第三行。

在每個NAND字符串NS中，可定義高度。在每個NAND字符串NS中，鄰近地選擇電晶體GST的存儲單元MC1的高度可具有值『1』。在每個NAND字符串NS中，當從基板5111被測量時，存儲單元的高度可隨著存儲單元靠近源極選擇電晶體SST而增加。例如，在每個NAND字符串NS中，鄰近源極選擇電晶體SST的存儲單元MC6的高度可為7。

在相同行中的NAND字符串NS的源極選擇電晶體SST可共享源極選擇線SSL。在不同行中的NAND字符串NS的源極選擇電晶體SST可分別電聯接至不同的源極選擇線SSL1、SSL2和SSL3。

相同行中的NAND字符串NS中的相同高度處的存儲單元可共享字線WL。即，在相同高度處，電聯接至不同行中的NAND字符串NS的存儲單元MC的字線WL可電聯接。相同行的NAND字符串NS中相同高度處的虛擬存儲單元DMC可共享虛擬字線DWL。即，在相同高度或水平處，電聯接至不同行中的NAND字符串NS的虛擬存儲單元DMC的虛擬字線DWL可電聯接。

位於相同水平或高度或層處的字線WL或虛擬字線DWL可與設置有在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293 的層處的另一個電聯接。在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293可通過接觸部共同電聯接至上層。在上層處，在第一方向延伸的導電材料區域5211-5291、5212-5292和5213-5293可電聯接。換言之，在相同行中的NAND字符串NS的地選擇電晶體GST可共享地選擇線GSL。進一步地，在不同行中的NAND字符串NS的地選擇電晶體GST可共享地選擇線GSL。即，NAND字符串NS11-NS13、NS21-NS23和NS31-NS33可電聯接至地選擇線GSL。

公共源線CSL可電聯接至NAND字符串NS。在有源區域上和在基板5111上，第一至第四摻雜區域5311-5314可電聯接。第一至第四摻雜區域5311-5314可通過接觸部電聯接至上層，在上層處，第一至第四摻雜區域5311-5314可電聯接。

例如，如圖8所示，相同高度或水平的字線WL可電聯接。因此，當選擇特定高度處的字線WL時，電聯接至字線WL的所有NAND字符串NS可被選擇。在不同行中的NAND字符串NS可電聯接至不同源極選擇線SSL。因此，在電聯接至相同字線WL的NAND字符串NS，通過選擇源極選擇線SSL1-SSL3中的一個，在未選擇的行中的NAND字符串NS可與位線BL1-BL3電隔離。換言之，通過選擇源極選擇線SSL1-SSL3中的一個，NAND字符串NS的行可被選擇。而且，通過選擇源極選擇線SSL1-SSL3中的一個，在選擇的行中的NAND字符串NS可在列的單元中被選擇。

在每個NAND字符串NS中，可設置虛擬存儲單元DMC。在圖8中，虛擬存儲單元DMC可在每個NAND字符串NS中被設置在第三存儲單元MC3和第四存儲單元MC4之間。即，第一至第三存儲單元MC1-MC3可設置在虛擬存儲單元DMC和地選擇電晶體GST之間。第四至第六存儲單元MC4-MC6可設置在虛擬存儲單元DMC和源極選擇電晶體SSL之間。每個NAND字符串NS的存儲單元MC可被虛擬存儲單元DMC劃分成存儲單元組。在劃分的存儲單元組中，鄰近地選擇電晶體GST的 存儲單元例如MC1-MC3可被稱為較低存儲單元組，且鄰近字符串選擇電晶體SST的存儲單元例如MC4-MC6可被稱為較高存儲單元組。

在下文中，將參照圖9-11做出詳細說明，圖9-11示出根據本發明的另一個實施例的存儲系統中的存儲裝置。

具體地，圖9是示意性說明不同於上文參照圖5-8所述的第一結構的利用三維(3D)非易失性存儲裝置實現的存儲裝置的立體圖。圖10是示出沿圖9的線VII-VII＇的存儲塊BLKj的剖視圖。

參照圖9和10，存儲塊BLKj可包括在第一至第三方向延伸的結構且可包括基板6311。基板6311可包括摻雜有第一類型雜質的矽材料。例如，基板6311可包括摻雜有p-型雜質的矽材料或可以是p-型阱例如袋p-阱，且包括圍繞p-型阱的n-型阱。儘管在所示實施例中假定基板6311為p-型矽，但應注意的是，基板6311不限於p-型矽。

在x軸方向和y軸方向延伸的第一至第四導電材料區域6321-6324設置在基板6311上方。第一至第四導電材料區域6321-6324可在z軸方向上隔開預定距離。

在x軸方向和y軸方向延伸的第五至第八導電材料區域6325-6328可設置在基板6311上方。第五至第八導電材料區域6325-6328可在z軸方向上隔開預定距離。第五至第八導電材料區域6325-6328可在y軸方向上與第一至第四導電材料區域6321-6324隔開。

可設置穿過第一至第四導電材料區域6321-6324的多個下部柱狀物DP。每個下部柱狀物DP在z軸方向上延伸。而且，可設置穿過第五至第八導電材料區域6325-6328的多個上部柱狀物UP。每個上部柱狀物UP在z軸方向上延伸。

下部柱狀物DP和上部柱狀物UP中的每個可包括內部材料6361、中間層6362和表面層6363。中間層6362可用作單元電晶體的通道。表面層6363可包括阻斷介電層、電荷存儲層和隧穿介電層。

下部柱狀物DP和上部柱狀物UP可通過管柵PG電聯接。管柵PG可 被設置在基板6311中。例如，管柵PG可包括與下部柱狀物DP和上部柱狀物UP相同的材料。

在x軸方向和y軸方向延伸的第二類型的摻雜材料6312可設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可包括n-型矽材料。第二類型的摻雜材料6312可用作公共源線CSL。

漏極6340可設置在上部柱狀物UP上方。漏極6340可包括n-型矽材料。在y軸方向上延伸的第一上部導電材料區域6351和第二上部導電材料區域6352可設置在漏極6340上方。

第一上部導電材料區域6351和第二上部導電材料區域6352可在x軸方向上分開。第一上部導電材料區域6351和第二上部導電材料區域6352可由金屬形成。第一上部導電材料區域6351和第二上部導電材料區域6352和漏極6340可通過接觸插頭電聯接。第一上部導電材料區域6351和第二上部導電材料區域6352分別作為第一位線BL1和第二位線BL2。

第一導電材料6321可作為源極選擇線SSL，第二導電材料6322可作為第一虛擬位線DWL1，第三導電材料區域6323和第四導電材料區域6324分別作為第一主字線MWL1和第二主字線MWL2。第五導電材料區域6325和第六導電材料區域6326分別作為第三主字線MWL3和第四主字線MWL4，第七導電材料6327可作為第二虛擬位線DWL2，第八導電材料6328可作為漏極選擇線DSL。

下部柱狀物DP和鄰近下部柱狀物DP的第一至第四導電材料區域6321-6324形成下部字符串。上部柱狀物UP和鄰近上部柱狀物UP的第五至第八導電材料區域6325-6328形成上部字符串。下部字符串和上部字符串可通過管柵PG電聯接。下部字符串的一端可電聯接至作為公共源線CSL的第二類型的摻雜材料6312。上部字符串的一端可通過漏極6340電聯接至對應的位線。一個下部字符串和一個上部字符串形成一個單元字符串，其電聯接在作為共源線CSL的第二類型的摻雜材料 6312和作為位線BL的上部導電材料層6351-6352中的對應的一個之間。

即，下部字符串可包括源極選擇電晶體SST、第一虛擬存儲單元DMC1、第一主存儲單元MMC1和第二主存儲單元MMC2。上部字符串可包括第三主存儲單元MMC3、第四主存儲單元MMC4、第二虛擬存儲單元DMC2和漏極選擇電晶體DST。

在圖9和10中，上部字符串和下部字符串可形成NAND字符串NS，NAND字符串NS可包括多個電晶體結構TS。由於上文參照圖7詳細地描述了包括在圖9和10中的NAND字符串NS中的電晶體結構，所以在此將省略其詳細說明。

圖11是示出具有如上參照圖9和10所述的第二結構的存儲塊BLKj的等效電路的電路圖。為方便起見，僅示出形成第二結構中的存儲塊BLKj中的一對的第一字符串和第二字符串。

參照圖11，在具有第二結構的存儲塊BLKj中，單元字符串中的每個都利用如上參照圖9和10所述的通過管柵PG電聯接的一個上部字符串和一個下部字符串來實現，可以這種方式設置單元字符串以定義多個對。

例如，在具有第二結構的存儲塊BLKj中，存儲單元CG0-CG31沿第一通道CH1(未示出)堆疊，例如，至少一個源極選擇柵SSG1和至少一個漏極選擇柵DSG1可形成第一字符串ST1，以及存儲單元CG0-CG31沿第二通道CH2(未示出)堆疊，例如，至少一個源極選擇柵SSG2和至少一個漏極選擇柵DSG2可形成第二字符串ST2。

第一字符串ST1和第二字符串ST2可電聯接至相同漏極選擇線DSL和相同源極選擇線SSL。第一字符串ST1可電聯接至第一位線BL1，第二字符串ST2可電聯接至第二位線BL2。

儘管在圖11中描述了第一字符串ST1和第二字符串ST2可電聯接至相同漏極選擇線DSL和相同源極選擇線SSL，但可認為第一字符串ST1和第二字符串ST2可電聯接至相同源極選擇線SSL和相同位線BL、 第一字符串ST1可電聯接至第一漏極選擇線DSL1以及第二字符串ST2可電聯接至第二漏極選擇線SDL2。進一步地，可認為第一字符串ST1和第二字符串ST2可電聯接至相同漏極選擇線DSL和相同位線BL、第一字符串ST1可電聯接至第一源極選擇線SSL1以及第二字符串ST2可電聯接至第二源極選擇線SSL2。

圖12是示出根據本發明的一個實施例的存儲系統110的預取操作的簡圖。

參照圖12，存儲系統110可在設定輸入時間間隔內根據基於主機102提供的地址的存儲裝置300的訪問模式執行預取操作。

在圖12中，在各個節點的帶圓圈的數字「4」、「1」、「9」、「8」、「2」和「7」表示隨著相應的訪問命令例如編程和讀取命令設置的地址值。在圖12中，聯接兩個地址節點的箭頭表示由兩個節點地址表示的訪問命令的輸入順序。因此，根據圖12，在隨著相應的訪問命令設置具有值「4」的地址之後，設置具有值「1」、「9」或「8」的地址。同樣地，圖12提供了在隨著相應的訪問命令提供具有值「9」的地址之後，隨著相應的訪問命令設置具有值「2」的地址，而在隨著相應的訪問命令設置具有值「8」的地址之後，隨著相應的訪問命令設置具有值「7」的地址。

此外，箭頭上方所示的指示「R1」、「R5W1」、「W4」、「R5W1」、「W4R1」等表示訪問操作(例如編程和讀取操作)的訪問模式(例如，類型和數量)以響應在設定輸入時間間隔內在每個箭頭的兩個節點處設置有地址的相應的訪問命令(例如編程和讀取命令)。

例如，連接具有值「4」和「9」的地址的兩個節點的箭頭上方所示的指示「R5W1」表示在設定輸入時間間隔內根據前者的值「4」的地址執行五個(5)讀取操作和一個(1)編程操作，然後在五個(5)讀取操作和一個(1)編程操作後根據後者的值「9」的地址執行讀取操作。

例如，連接具有值「4」和「1」的地址的兩個節點的箭頭上方所示的指示「R1」表示在設定輸入時間間隔內根據前者的值「4」的地址執行一個(1)讀取操作，然後在單個讀取操作後根據後者的值「1」的地址執行讀取操作。

例如，連接具有值「4」和「8」的地址的兩個節點的箭頭上方所示的指示「W4」表示在設定輸入時間間隔內根據前者的值「4」的地址執行四個(4)編程操作，然後在四個(4)編程操作的每個後根據後者的值「8」的地址執行讀取操作。

例如，連接具有值「9」和「2」的地址的兩個節點的箭頭上方所示的指示「R4W1」表示在設定輸入時間間隔內根據前者的值「9」的地址執行四個(4)讀取操作和一個(1)編程操作，然後在四個(4)讀取操作和一個(1)編程操作的每個後根據後者的值「2」的地址執行讀取操作。

例如，連接具有值「8」和「7」的地址的兩個節點的箭頭上方所示的指示「R1W4」表示在設定輸入時間間隔內根據前者的值「8」的地址執行一個(1)讀取操作和四個(4)編程操作，然後在一個(1)讀取操作和四個(4)編程操作後根據後者的值「7」的地址執行讀取操作。

對應於每個箭頭的兩個節點所示的一對在先地址和在後地址的訪問操作之間的設定輸入時間間隔可根據系統設計變化。

根據一個實施例，存儲系統110可根據存儲裝置300的訪問模式執行預取操作。例如，存儲系統110可在設定輸入時間間隔內根據執行的訪問操作的數量大於根據一對在先地址和在後地址之間的在先地址的參考數量的多個訪問模式中的訪問模式執行預取操作。訪問模式(即圖12的「R1」、「R5W1」、「W4」、「R5W1」、「W4R1」等)可通過在設定輸入時間間隔內輸入的一對在先地址和在後地址，例如圖12的在每個箭頭的兩個節點處的地址對、、、和來定義。

例如，如果編程操作的參考數量設定為四個(4)，則一對在先地址和在後地址可被設定為「編程預取模式」，其中，一對在先地址和在後地址之間可在設定輸入時間間隔內根據在先地址執行四個或更多編程操作。而且，例如，當讀取操作的參考數量為四個(4)時，則一對在先地址和在後地址可被設定為「讀取預取模式」，其中，一對在先地址和在後地址之間可在設定輸入時間間隔內根據在先地址執行四個或更多讀取操作。參考數量的具體值可根據系統設計變化。

因此，根據圖12的示例，兩個(2)「編程預取模式」可被定義或設定為：一對具有值「4」的在先地址和具有值「8」的在後地址，因為在設定輸入時間間隔內根據值「4」的在先地址執行四個(4)編程操作然後在四個(4)編程操作中的每個後根據值「8」的在後地址執行讀取操作；以及一對具有值「8」的在先地址和值「7」的在後地址，因為在設定輸入時間間隔內根據值「8」的在先地址執行四個(4)編程操作然後在四個(4)編程操作中的每個後根據值「7」的在後地址執行讀取操作。

同樣，根據圖12的示例，兩個(2)「讀取預取模式」可被定義或設定為：一對具有值「4」的在先地址和值「9」的在後地址，因為在設定輸入時間間隔內根據值「4」的在先地址執行五個(5)讀取操作然後在五個(5)讀取操作中的每個後根據值「9」的在後地址執行讀取操作；以及一對具有值「9」的在先地址和值「2」的在後地址，因為在設定輸入時間間隔內根據值「9」的在先地址執行四個(4)讀取操作然後在四個(4)讀取操作中的每個後根據值「2」的在後地址執行讀取操作。

總之，存儲系統110可根據執行的訪問操作的數量將訪問模式(例如，圖12的示例中的地址對、、和)設定為下文描述的預取操作的「編程預取模式」或「讀取預取模式」，其 中，在由在設定輸入時間間隔內輸入的一對在先地址和在後地址(例如在圖12的示例中例示的每個箭頭的兩個節點處的地址對、、、和)定義的訪問模式中，執行的訪問操作的數量大於訪問操作的參考數量(例如，如圖12的示例中例示的四個)。

根據一個實施例，在設定「編程預取模式」或「讀取預取模式」後，存儲系統110可在根據設定為「編程預取模式」或「讀取預取模式」的一對在先地址和在後地址中的在先地址執行訪問操作的情況下通過預先將存儲裝置300的數據緩存到存儲緩存144中用於根據設定為「編程預取模式」或「讀取預取模式」的一對在先地址和在後地址之間的在後地址的讀取操作來執行預取操作。

對於圖12的示例，在設定「編程預取模式」或「讀取預取模式」後，存儲系統110可在根據設定為「編程預取模式」或「讀取預取模式」的在先地址和在後地址的對、、和之間的值「4」、「4」、「8」和「9」的在先地址執行訪問操作的情況下通過預先緩存用於根據設定為「編程預取模式」或「讀取預取模式」的在先地址和在後地址的對、、和之間的值「8」、「9」、「7」和「2」的在後地址的讀取操作的數據來執行預取操作。

預取操作可在存儲系統110或存儲裝置300的閒置狀態期間執行。

參照圖12，「編程預取模式」和「讀取預取模式」的信息以及通過預取操作緩存的數據可儲存在存儲緩存144中。

例如，存儲緩存144可存儲在先地址和在後地址的對(例如圖12的示例中的地址對、、和)表示的「編程預取模式」和「讀取預取模式」的信息以及根據設定為「編程預取模式」或「讀取預取模式」的在先地址和在後地址的對中的在後地址(即，圖12的示例中的在先地址和在後地址的對、、和之間的值「8」、「9」、「7」和「2」的在後地址)通過用於 讀取命令的預取操作緩存的數據(例如，圖12的示例中的「8DATA」、「9DATA」、「7DATA」和「2DATA」)。

因此，由於存儲緩存144的讀出速度快於存儲裝置300，所以存儲系統110可快速從存儲緩存144讀取數據(例如，圖12的示例中的「8DATA」、「9DATA」、「7DATA」和「2DATA」)，其中，數據是當主機102隨著設定為「編程預取模式」或「讀取預取模式」的在先地址和在後地址的對之間的在後地址(即，圖12的示例中的在先地址和在後地址的對、、和之間的值「8」、「9」、「7」和「2」的在後地址)提供讀取命令時通過預取操作緩存的。

根據一個實施例，考慮到存儲緩存144的存儲容量，存儲系統110可管理存儲緩存144中的「編程預取模式」和「讀取預取模式」的預定數量的信息以及根據「編程預取模式」和「讀取預取模式」的加權值通過預取操作緩存的數據。

「編程預取模式」和「讀取預取模式」的加權值可根據下列因素中的一個或多個來確定：在設定輸入時間間隔內如何頻繁和/或如何接近(recently)地輸入「編程預取模式」和「讀取預取模式」。例如，當在設定輸入時間間隔內更頻繁地輸入「編程預取模式」或「讀取預取模式」時，對應的加權值變得更大。同樣，當在設定輸入時間間隔內更接近地輸入「編程預取模式」或「讀取預取模式」時，對應的加權值也增加。「編程預取模式」和「讀取預取模式」的加權值可基於其它或除上文根據系統設計描述的因素外的因素來確定。

根據一個實施例，為了保證存儲緩存144的儲存容量，存儲系統110可從存儲緩存144移除在預定的時間量內不被輸入的「編程預取模式」和「讀取預取模式」的信息以及相應的緩存數據。

圖13是示出根據本發明的實施例的圖12中示出的存儲系統110的預取操作的簡圖。

如圖13的實施例中所示的，可使用存儲緩存144，存儲緩存144為控制器130的元件。然而，本發明還可利用不是控制器130的部件的存儲緩存來實現。

如上文參照圖12所述的，當在設定輸入時間間隔內根據第一和第二地址ADDR中的在先地址執行參考數量或更多(例如，如圖12中例示的四個)訪問操作然後在根據第一和第二地址ADDR中的在先地址的訪問操作中的每個後根據第一和第二地址ADDR中的在後地址執行讀取操作時，控制器130可響應於隨著第一地址ADDR和第二地址ADDR設置的訪問命令WT_CMD和RD_CMD在設定輸入時間間隔內執行訪問操作，且可設置第一和第二地址ADDR為「編程預取模式」和「讀取預取模式」中的一個。

同樣如上文參照圖12所述，在設定與第一和第二地址ADDR相關的「編程預取模式」或「讀取預取模式」之後，存儲系統110可在根據設定為「編程預取模式」或「讀取預取模式」的第一和第二地址ADDR之間的在先地址執行訪問操作的情況下通過預先緩存用於根據設定為「編程預取模式」或「讀取預取模式」的第一和第二地址ADDR之間的在後地址的讀取操作的數據PFDATA來執行預取操作。

因此，由於存儲緩存144的讀出速度快於存儲裝置300，存儲系統110可快速從存儲緩存144讀取數據PFDATA，其中，數據PFDATA是當主機102隨著設定為「編程預取模式」或「讀取預取模式」的第一和第二地址ADDR之間的在後地址提供讀取命令時通過預取操作緩存的。

如上文參照圖12所述的，當在設定輸入時間間隔內根據第三和第四地址ADDR中的在先地址執行參考數量或更多(例如，如圖12中例示的四個)訪問操作然後在根據第三和第四地址ADDR中的 在先地址的訪問操作中的每個後根據第三和第四地址ADDR中的在後地址執行讀取操作時，控制器130可響應於隨著第三地址ADDR和第四地址ADDR設置的訪問命令RD_CMD和RD_CMD在設定輸入時間間隔內執行訪問操作，且可設定第三和第四地址ADDR為「編程預取模式」和「讀取預取模式」中的一個。

同樣如上文參照圖12所述的，在設定與第三和第四地址ADDR相關的「編程預取模式」或「讀取預取模式」之後，存儲系統110可在根據設定為「編程預取模式」或「讀取預取模式」的第三和第四地址ADDR之間的在先地址執行訪問操作的情況下通過預先緩存用於根據設定為「編程預取模式」或「讀取預取模式」的第三和第四地址ADDR之間的在後地址的讀取操作的數據PFDATA來執行預取操作。

因此，由於存儲緩存144的讀出速度快於存儲裝置300，存儲系統110可快速從存儲緩存144讀取數據PFDATA，其中，數據PFDATA是當主機102隨著設定為「編程預取模式」或「讀取預取模式」的第三和第四地址ADDR之間的在後地址提供讀取命令時通過預取操作緩存的。

如上文參照圖12所述的，為了保證存儲緩存144的儲存容量，控制器130可從存儲緩存144移除在預定的時間量內不被輸入的設定為「編程預取模式」或「讀取預取模式」的第一和第二地址ADDR的信息以及相應的緩存數據PFDATA。

如上文參照圖12所述的，考慮到存儲緩存144的儲存容量，控制器130可在存儲緩存144中管理「編程預取模式」和「讀取預取模式」的預定數量的信息以及根據「編程預取模式」和「讀取預取模式」的加權值通過預取操作緩存的數據。

根據一個實施例，控制器130可在根據在具有「編程預取模式」和 「讀取預取模式」中超出緩存144的存儲容量的最大加權值的「編程預取模式」或「讀取預取模式」中的在先地址執行訪問操作的情況下通過將溢出數據緩存到存儲裝置300的頁緩衝器320中來執行對應於「編程預取模式」或「讀取預取模式」中具有「編程預取模式」和「讀取預取模式」中超出緩存144的儲存容量的最大加權值的一個的溢出數據的預取操作。當下一個訪問命令不是根據具有「編程預取模式」和「讀取預取模式」中超出緩存144的儲存容量的最大加權值的「編程預取模式」或「讀取預取模式」中的在後地址的讀取命令時，緩存在存儲裝置300的頁緩衝器320中的溢出數據可被廢棄。

在圖13中，指示「MD_CON」共同表示存儲裝置300的編程操作和讀取操作。而且，指示「MC_CON」共同表示控制器130對存儲裝置300的用於編程操作和讀取操作的控制操作，以及控制器130對存儲緩存144的控制操作，例如，對存儲緩存144的緩存數據PFDATA或PFDATA執行預取操作、讀取操作和刪除操作。

根據一個實施例，存儲系統110可將訪問模式設定為用於預取操作的「編程預取模式」或「讀取預取模式」，其中，訪問模式具有執行的訪問操作的數量大於由在設定輸入時間間隔內輸入的在先地址和在後地址對定義的訪問模式中的參考數量。因此，由於存儲緩存的讀出速度快於存儲裝置，所以通過預取操作緩存在存儲緩存中的用於「編程預取模式」或「讀取預取模式」的數據可被快速訪問。

儘管為了說明目的已經描述了各種實施例，但對於本領域技術人員將顯而易見的是，在不脫離如權利要求所限定的本發明的精神和範圍的情況下可以做出各種改變和變型。