具有並行結構的數字無線發送器和無線通信系統的製作方法

2023-10-19 19:39:22 1

具有並行結構的數字無線發送器和無線通信系統的製作方法
【專利摘要】本發明提供一種具有並行結構的數字無線發送器和無線通信系統。所述數字無線發送器包括串並轉換器、delta-sigma調製器(DSM)和射頻(RF)轉換器。串並轉換器被配置為對串行數字輸入信號進行內插並輸出N個並行信號，其中，N是大於1的正整數。DSM被配置為並行地對所述N個並行信號執行delta-sigma調製。RF轉換器被配置為將N個delta-sigma調製信號排列成K個並行信號，將所述K個並行信號延遲不同的延遲時間，並將延遲後的信號轉換成RF信號，其中，K是大於N的正整數。
【專利說明】具有並行結構的數字無線發送器和無線通信系統
[0001] 本申請要求於2013年4月22日在韓國知識產權局提交的第10-2013-0044360號 韓國專利申請的優先權，所述申請的公開通過引用合併於此。

【技術領域】
[0002] 本發明構思的實施例涉及信號發送器，更具體地講，涉及數字無線發送器或包括 該數字無線發送器的無線通信系統。

【背景技術】
[0003] 已研究了可用於軟體無線電（SDR)中以去除模擬或射頻（RF)幹擾的數字發送器。
[0004] delta-sigma(三角積分）調製器（DSM)可在被用於數字發送器中時減少帶內量化 噪聲。具體地，由於功率放大器線性並穩定地工作於單比特流，因此輸出單比特流的DSM可 被認為是理想的調製器。


【發明內容】

[0005] 根據本發明構思的實施例，提供一種數字無線發送器。所述數字無線發送器包括 串並轉換器、delta-sigma調製器（DSM)和射頻（RF)轉換器。串並轉換器被配置為對串行數 字輸入信號進行內插，並輸出N個並行信號，其中，N是大於1的正整數。delta-sigma調製 器（DSM)被配置為並行地對N個並行信號執行delta-sigma調製，並輸出N個delta-sigma 調製信號。數字RF調製器被配置為將N個delta-sigma調製信號排列成K個並行信號，將 K個並行信號延遲不同的延遲時間，並將延遲後的信號轉換成RF信號，其中，K是大於N的 正整數。
[0006] 串並轉換器可包括第一內插器和第二內插器。第一內插器可被配置為對串行數字 輸入信號執行L次內插，其中，L是正整數。第二內插器可被配置為對L次內插串行信號執 行Μ次內插以輸出N個並行信號，其中，Μ是正整數。
[0007] DSM可包括第一通道DSM單元至第Ν通道DSM單元，第一通道DSM單元至第Ν通 道DSM單元中的每個可被配置為對Ν個並行信號中的相應的一個執行至少一次加法、至少 一次延遲和至少一次二進位量化，並輸出Ν個delta-sigma調製信號。第一通道DSM單元 至第N通道DSM單元中的每個可耦接到其他通道DSM單元中的至少一個，並可將由其他通 道DSM單元中的所述至少一個產生的信號用作在所述至少一次加法中的輸入。
[0008] 第一通道DSM單元至第N通道DSM單元中的每個可輸出單比特信號流。
[0009] 第一通道DSM單元至第N通道DSM單元中的每個可以是二階低通DSM單元或更高 階低通DSM單元。
[0010] 第一通道DSM單元至第N通道DSM單元中的第一通道DSM單元可包括第一加法器、 第二加法器、第三加法器、第四加法器、延遲單元和量化器。第一加法器可被配置為將N個 並行信號中的第一併行信號和第N通道DSM單元的輸出信號相加。第二加法器可被配置為 將第一加法器的輸出信號和通過對第N通道DSM單元的第二加法器的輸出信號進行延遲所 獲得的信號相加。第三加法器可被配置為將第二加法器的輸出信號和第N通道DSM單元的 輸出信號相加。第四加法器可被配置為將第三加法器的輸出信號和通過對第N通道DSM單 元的第四加法器的輸出信號進行延遲所獲得的信號相加。延遲單元可被配置為對第一通道 DSM單元的第四加法器的輸出信號進行延遲。量化器可被配置為對延遲單元的輸出信號進 行量化。
[0011] 第一通道DSM單元至第N通道DSM單元中的第二通道DSM單元可包括第一加法器、 第二加法器、第三加法器、第四加法器、延遲單元和量化器。第一加法器可被配置為將第二 並行信號和通過對第一通道DSM單元的第四加法器的輸出信號進行量化所獲得的信號相 力口。第二加法器可被配置為將第二通道DSM單兀的第一加法器的輸出信號和第一通道DSM 單元的第二加法器的輸出信號相加。第三加法器可被配置為將第二通道DSM單元的第二加 法器的輸出信號和通過對第一通道DSM單元的第四加法器的輸出信號進行量化所獲得的 信號相加。第四加法器可被配置為將第二通道DSM單元的第三加法器的輸出信號和第一通 道DSM單元的第四加法器的輸出信號相加。延遲單元可被配置為對第二通道DSM單元的第 四加法器的輸出信號進行延遲。量化器可被配置為對第二通道DSM單元的延遲單元的輸出 信號進行量化。
[0012] RF轉換器可包括重新並行化模塊、延遲模塊和RF轉換器模塊。重新並行化模塊可 被配置為將N個delta-sigma調製信號重新並行化成K個並行信號。延遲模塊可被配置為 對K個並行信號進行延遲。RF轉換器模塊可被配置為將從延遲模塊輸出的延遲後的信號轉 換成RF信號。
[0013] 延遲模塊可包括第一延遲元件至第K延遲元件，並且第一延遲元件至第K延遲元 件中的第m延遲元件可被配置為將K個並行信號中的第m並行信號延遲（m-1)個時鐘周期， 其中，"m"是至少為1且最多為K的正整數。RF轉換器模塊可包括多個單位吉爾伯特單元 電路，並且所述多個單位吉爾伯特單元電路中的每個可將第一延遲元件至第K延遲元件中 的相應的一個的輸出信號轉換成RF信號。
[0014] 所述多個單位吉爾伯特單元電路中的每個可包括第一電晶體、第二電晶體、第三 電晶體、第四電晶體、第五電晶體和第六電晶體。第一電晶體可具有連接到第一輸入節點的 柵極、連接到第一共同源節點的源極和連接到第一輸出節點的漏極。第二電晶體可具有連 接到第二輸入節點的柵極、連接到第一共同源節點的源極和連接到第二輸出節點的漏極。 第三電晶體可具有連接到第二輸入節點的柵極、連接到第二共同源節點的源極和連接到第 一輸出節點的漏極。第四電晶體可具有連接到第一輸入節點的柵極、連接到第二共同源節 點的源極和連接到第二輸出節點的漏極。第五電晶體可連接在第一共同源節點和電流源之 間，並被配置為接收第一振蕩信號的正信號。第六電晶體可連接在第二共同源節點和電流 源之間，並被配置為接收第一振蕩信號的負信號。到第一輸入節點和第二輸入節點的輸入 信號可以是第一延遲元件至第K延遲元件中的相應的一個的輸出信號。
[0015] 各個單位吉爾伯特單元電路的第一輸出節點可共同連接到功率放大器的第一輸 入端子，各個單位吉爾伯特單元電路的第二輸出節點可共同連接到功率放大器的第二輸入 端子。
[0016] 根據本發明構思的實施例，提供一種數字無線發送器。所述數字無線發送器包括 第一串並轉換器、第二串並轉換器、第一DSM、第二DSM、第一 RF轉換器和第二RF轉換器。第 一串並轉換器可被配置為對串行同相數字輸入信號進行內插，並輸出N個同相併行信號， 其中，N是大於1的正整數。第二串並轉換器可被配置為對串行正交相數字輸入信號進行 內插，並輸出N個正交相併行信號。第一 DSM可被配置為並行地對N個同相併行信號執行 delta-sigma調製。第二DSM可被配置為並行地對N個正交相併行信號執行delta-sigma 調製。第一數字RF轉換器可被配置為使用第一振蕩信號將從第一 DSM輸出的N個同相DSM 信號轉換成同相RF信號。第二數字RF轉換器可被配置為使用第二振蕩信號將從第二DSM 輸出的N個正交相DSM信號轉換成正交相RF信號。第一振蕩信號和第二振蕩信號可彼此 具有90度相位差。
[0017] 第一數字RF轉換器可被配置為將N個同相DSM信號排列成K個同相併行信號，將 K個同相併行信號延遲不同的延遲時間，並使用第一振蕩信號將延遲後的信號轉換成同相 RF信號，其中，K是大於N的正整數。
[0018] 第二數字RF轉換器可被配置為將N個正交相DSM信號排列成K個正交相併行信 號，將K個正交相併行信號延遲不同的延遲時間，並使用第二振蕩信號將延遲後的信號轉 換成正交相RF信號。
[0019] 第一數字RF轉換器和第二數字RF轉換器的輸出信號可通過功率放大器和濾波器 被處理，並隨後通過天線被發送。
[0020] 第一串並轉換器可包括被配置為對串行同相數字輸入信號進行內插的內插器，第 二串並轉換器可包括被配置為對串行正交相數字輸入信號進行內插的內插器。
[0021] 第一 DSM和第二DSM中的每個可包括第一通道DSM單元至第N通道DSM單元。在 第一 DSM中的第一通道DSM單元至第N通道DSM單元中的每個可被配置為對N個同相併行 信號中的相應的一個執行至少一次加法、至少一次延遲和至少一次二進位量化。在第二DSM 中的第一通道DSM單元至第N通道DSM單元中的每個可被配置為分別對N個正交相併行信 號執行至少一次加法、至少一次延遲和至少一次二進位量化。在第一 DSM中的第一通道DSM 單元至第N通道DSM單元中的每個可在第一 DSM中將由其他通道DSM單元中的至少一個產 生的信號用作在對N個同相併行信號進行的所述至少一次加法中的輸入。在第二DSM中的 第一通道DSM單元至第N通道DSM單元中的每個可在第二DSM中將由其他通道DSM單元中 的至少一個產生的信號用作在對N個正交相併行信號進行的所述至少一次加法中的輸入。
[0022] 第一數字RF轉換器可包括重新並行化模塊和延遲模塊。重新並行化模塊可被配 置為將從第一 DSM輸出的N個同相DSM信號重新並行化成K個同相併行DSM信號，其中，K 是大於N的正整數。延遲模塊可被配置為對K個同相併行DSM信號進行延遲。第二數字RF 轉換器可包括重新並行化模塊和延遲模塊。第二數字RF轉換器中的重新並行化模塊可被 配置為將從第二DSM輸出的N個正交相DSM信號重新並行化成K個正交相併行DSM信號。 第二數字RF轉換器中的延遲模塊可被配置為對K個正交相併行DSM信號進行延遲。
[0023] 根據本發明構思的實施例，提供一種無線通信系統。所述無線通信系統包括處理 器和連接到該處理器的數字無線發送器。所述數字無線發送器包括串並轉換器、DSM、數字 RF轉換器和功率放大器。串並轉換器可被配置為將串行數字輸入信號轉換成N個並行信 號，其中，N是大於1的正整數。DSM可被配置為並行地對N個並行信號執行delta-sigma 調製。數字RF轉換器可被配置為對N個delta-sigma調製信號執行移動平均濾波和RF轉 換，並產生RF信號。功率放大器可被配置為對RF信號進行放大。
[0024] 串並轉換器可被配置為對串行數字輸入信號執行過採樣，並產生N個並行信號。
[0025] 所述N個delta-sigma調製信號可以是單比特信號流。
[0026] 數字RF轉換器可被配置為將N個delta-sigma調製信號排列成K個並行信號，分 別將K個並行信號延遲不同的延遲時間，並將延遲後的信號轉換成RF信號，其中，K是大於 N的正整數。
[0027] 所述數字無線發送器還可包括被配置為對RF信號進行濾波的帶通濾波器。
[0028] 根據本發明構思的實施例，提供一種無線發送器。所述無線發送器包括串並轉換 器和DSM。串並轉換器可被配置為將串行輸入信號至少轉換成第一併行信號和第二並行信 號。DSM可被配置為至少對第一併行信號和第二並行信號執行delta-sigma調製。DSM包括 第一通道DSM單元和第二通道DSM單元。第一通道DSM單元被配置為對第一併行信號執行 至少一次加法，並將由第二通道DSM單元產生的信號用作在所述至少一次加法中的輸入。
[0029] 第二通道DSM單元可被配置為對第二並行信號執行至少一次加法，並可將由第一 通道DSM單元產生的信號用作在所述至少一次加法中的輸入。
[0030] 第一通道DSM單元和第二通道DSM單元中的每個可輸出單比特信號流。

【專利附圖】

【附圖說明】
[0031] 通過參照附圖詳細地描述本發明構思的示例性實施例，本發明構思的前述特徵將 變得更加清楚，其中：
[0032] 圖1是根據本發明構思的實施例的數字無線發送器的示意性框圖；
[0033] 圖2是根據本發明構思的實施例的數字無線發送器的示意性框圖；
[0034] 圖3是根據本發明構思的實施例的在圖2中示出的數字無線發送器的詳細框圖；
[0035] 圖4是包括在根據本發明構思的實施例的在圖3中示出的數字無線發送器中的N 通道並行delta-sigma(三角積分）調製器（DSM)的框圖；
[0036] 圖5是根據本發明構思的實施例的在圖4中示出的N通道並行DSM模塊的框圖；
[0037] 圖6是根據本發明構思的實施例的在圖4中示出的N通道並行DSM模塊的框圖；
[0038] 圖7是根據本發明構思的實施例的在圖4中示出的N通道並行DSM模塊的框圖；
[0039] 圖8是根據本發明構思的實施例的在圖3中示出的射頻（RF)轉換器的框圖；
[0040] 圖9是示出根據本發明構思的實施例的在圖8中示出的RF轉換器的操作的信號 時序圖；
[0041] 圖10是根據本發明構思的實施例的在圖8中示出的單位吉爾伯特（Gilbert)單 兀電路的電路圖；
[0042] 圖11是根據本發明構思的實施例的在圖10中示出的多個單位吉爾伯特單元電路 之間的連接的電路圖；
[0043] 圖12是根據本發明構思的實施例的數字無線發送器的示意性框圖；
[0044] 圖13A至圖13F是根據本發明構思的實施例的在圖12中示出的數字無線發送器 的信號頻譜的曲線圖；
[0045] 圖14是包括根據本發明構思的實施例的數字無線發送器的無線通信系統400的 框圖。

【具體實施方式】
[0046] 現在將在下文中參照附圖更加全面地描述本發明構思，其中，在附圖中示出了本 發明的實施例。然而，本發明可以各種形式被實現，並且不應被理解為受限於在此闡述的實 施例。相反，提供這些實施例使得本公開將是徹底和完整的，並且這些實施例將把本發明的 範圍充分地傳達給本領域技術人員。相同的標號可始終表示相同的元件（元素）。
[0047] 將理解的是，當元件被稱為"連接到"或"耦接到"另一元件時，其可被直接連接到 或耦接到所述另一元件，或者可存在中間件。相反地，當元件被稱為"直接連接到"或"直接 耦接到"另一元件時，不存在中間件。如這裡所使用的，術語"和/或"包括相關所列項中的 一個或更多個的任意和全部組合，並可縮寫為"/"。
[0048] 將理解的是，雖然術語"第一"、"第二"等可被用在本文中來描述各種元件，但是這 些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件進行區分。例如，在 不脫離本公開的教導的情況下，第一信號可被稱為第二信號，類似地，第二信號可被稱為第 一信號。
[0049] 圖1是根據本發明構思的實施例的數字無線發送器1的示意性框圖。數字無線發 送器1可包括串並轉換器1〇、Ν通道並行delta-sigma調製器（DSM)模塊20、射頻（RF)轉 換器30、功率放大器70、帶通濾波器80和天線90。
[0050] 串並轉換器10可將串行輸入信號I [η]轉換成N個並行信號II (其中，N是至少 為2的正整數）。串並轉換器10的輸入信號I [η]和輸出信號II可以是數位訊號。
[0051] 串並轉換器10可包括內插器，該內插器將數字輸入信號I [η]內插Ρ次（其中，Ρ 是正整數）以產生Ν個並行信號II。這裡，可設置至少一個內插器。例如，串並轉換器10 可將數字串行輸入信號Ι[η]內插L次（其中，L是正整數），然後執行Μ次內插（其中，Μ 是正整數）以產生Ν個並行信號II。在這種情況下，在串並轉換器10中執行的內插的總 數"Ρ"可以是L和Μ的乘積，即P = L*M，其中，*表示乘法運算。串並轉換器10可響應於 第一時鐘信號CK1進行操作。第一時鐘信號CK1可具有為數字輸入信號I [η]的採樣率的 倍數的頻率。
[0052] Ν通道並行DSM模塊20可接收產生自串並轉換器10的Ν個並行信號II，對所述 Ν個並行信號II執行delta-sigma調製，並輸出Ν個並行delta-sigma調製信號12。Ν通 道並行DSM模塊20可響應於第二時鐘信號CK2進行操作。第二時鐘信號CK2可具有為數 字輸入信號I [η]的採樣率的倍數的頻率。第二時鐘信號CK2可具有與第一時鐘信號CK1 相同的頻率，或具有與第一時鐘信號CK1不同的頻率。隨後將描述DSM模塊20的操作和結 構。
[0053] RF轉換器30可將從DSM模塊20輸出的Ν個並行delta-sigma調製信號12轉換 成RF信號RFS。DSM模塊20的輸出信號12可以是低頻（例如，基帶）數位訊號。
[0054] 雖然圖1中未示出，但是RF轉換器30可包括數字濾波器和數模轉換器（DAC)。可 基於移動平均濾波器來實現數字濾波器。DAC可通過將基帶數位訊號與振蕩信號0S進行混 頻來產生RF模擬信號RFS。隨後將描述RF轉換器30的操作和結構。
[0055] 從RF轉換器30輸出的RF模擬信號RFS可通過功率放大器70被放大，通過帶通 濾波器80被濾波為預定帶信號，然後通過天線90被發送到接收器（未示出）。數字無線發 送器1還可包括另外的元件，諸如產生振蕩信號0S的振蕩信號產生器。
[0056] 圖2是根據本發明構思的實施例的數字無線發送器1A的示意性框圖。參照圖2， 數字無線發送器1Α可包括第一串並轉換器10a和第二串並轉換器40a、第一 Ν通道並行DSM 模塊20a和第二N通道並行DSM模塊50a、第一 RF轉換器30a和第二RF轉換器60a、功率 放大器70、帶通濾波器80和移相器75。數字無線發送器1A可以是用於發送包括同相信號 和正交相信號的正交信號的正交發送器。
[0057] 第一串並轉換器10a、第一 N通道並行DSM模塊20a和第一 RF轉換器30可形成用 於接收並處理同相數字輸入信號I [η]的路徑，並可分別具有與圖1的串行轉換器10、N通 道並行DSM模塊20和RF轉換器30基本相同的結構和功能。除了它們處理的信號之外，第 二串並轉換器40a、第二Ν通道並行DSM模塊50a和第二RF轉換器60a可形成用於接收並 處理正交相數字輸入信號Q[n]的路徑，並且可分別具有與圖1的串行轉換器10、N通道並 行DSM模塊20和RF轉換器30基本相同的結構和功能。
[0058] 第一 RF轉換器30a可使用第一振蕩信號0S1將產生自第一 N通道並行DSM模塊 20a的N個同相DSM信號12轉換成同相RF信號RFI。第二RF轉換器60a可使用第二振蕩 信號0S2將從第二N通道並行DSM模塊50a輸出的N個正交相DSM信號Q2轉換成正交相 RF信號RFQ。
[0059] 第二振蕩信號0S2可與第一振蕩信號0S1具有90度相位差。移相器75可將第一 振蕩信號0S1的相位移動90度來輸出第二振蕩信號0S2。
[0060] 從第一 RF轉換器30a輸出的同相RF信號RFI和從第二RF轉換器60a輸出的正 交相RF信號RFQ被輸入到功率放大器70。從功率放大器70輸出的放大後的信號可通過帶 通濾波器80被濾波，並且隨後通過天線90被發送到接收器（未示出）。
[0061] 圖3是在圖2中示出的數字無線發送器1A的詳細框圖。參照圖3,第一串並轉換 器10a可包括第一內插器110和第二內插器111。第一內插器110可對串行數字輸入信號 I [η]執行L次內插，並輸出串行信號10。第二內插器111可對L次內插信號（S卩，串行信 號10)執行Μ次內插，並輸出N個並行信號II。此時，Μ可與N相同，但是本發明構思不限 於此。可使用多相內插器來實現第二內插器111。
[0062] 當輸入到第一內插器110的數字輸入信號Ι[η]的頻率是基帶頻率FB時，第一內 插器110可按照為基帶頻率FB的L倍的操作頻率（即，L*FB，其中，表示乘法運算）來 進行操作。例如，第一內插器110可響應於具有基帶頻率FB的L倍頻率的第一時鐘信號 CK1進行操作。當Μ與N相同時，第二內插器111也可按照L*FB的操作頻率進行操作。換 句話說，可將相同時鐘信號CK1輸入到第一內插器110和第二內插器111兩者。當L是32， Μ是4並且N是4時，輸入到第一內插器110和第二內插器111的第一時鐘信號CK1的頻率 可以是32FB。
[0063] 圖4是圖3中示出的Ν通道並行DSM模塊20a的框圖。參照圖4,第一 Ν通道並 行DSM模塊20a可包括N個DSM單元（即，第一通道DSM單元250-1至第N通道DSM單元 250-N)，其中，所述N個DSM單元接收N個並行信號11 ( S卩，I h [η]至11Ν [η])，並分別對所 述Ν個並行信號Ih [η]至Ι1Ν[η]執行delta-sigma調製。
[0064] 第一通道DSM單元250-1至第N通道DSM單元250-N中的每個可接收N個並行信 號Iljn]至Il N[n]中的相應的一個，對N個並行信號Iljn]至IlN[n]中的所述一個執行 至少一次加法、至少一次延遲和至少一次二進位量化，並輸出delta-sigma調製輸出信號 12(即，124η]至I2N[n])中的相應的一個。此時，N個並行信號IIJn]至IlN[n]可分別輸 入到第一通道DSM單元250-1至第N通道DSM單元250-N中的相應的一個，並且輸出信號 I2JI1]至I2N[n]可分別從第一通道DSM單元250-1至第N通道DSM單元250-N輸出。另 外，N個並行信號Iljn]至Il N[n]可以是被內插器過採樣的多比特（例如，12比特）信號， 並且輸出信號Ujn]至I2N[n]可以是二進位信號（即，1比特信號流）。然而，本發明構思 不限於本發明構思的這些實施例。例如，在實施例中，N個並行信號IIJn]至Il N[n]可以 是二進位信號。
[0065] 第一通道DSM單元250-1至第N通道DSM單元250-N中的每個可耦接到其他DSM 單元中的至少一個DSM單元，並可將由所述至少一個DSM單元產生的信號用作所述至少一 次加法的輸入。第一通道DSM單元250-1至第N通道DSM單元250-N中的每個可以是二階 低通DSM單元，但是本發明構思不限於此。例如，第一通道DSM單元250-1至第N通道DSM 單元250-N中的每個可以是一階低通DSM單元或三階或更高階低通DSM單元。
[0066] 參照圖4,第一通道DSM單元250-1至第N通道DSM單元250-N可彼此連接。例 如，由第一通道DSM單元250-1產生的信號可輸入到第二通道DSM單元250-2,由第二通道 DSM單元250-2產生的信號可輸入到第三通道DSM單元250-3,同樣地，由第（N-1)通道DSM 單元250-(Ν-1)產生的信號可輸入到第N通道DSM單元250-N。然而，本發明構思不限於圖 4中示出的實施例。第一通道DSM單元250-1至第N通道DSM單元250-N中的每個可以以 各種方式耦接到不同通道DSM單元。
[0067] 圖5是根據本發明構思的實施例的在圖3中示出的N通道並行DSM模塊20a的框 圖。這裡，N是2。參照圖5,第一 N通道並行DSM模塊20b可包括兩個DSM單元（即，第一 通道DSM單元250-1和第二通道DSM單元250-2)，其中，所述兩個DSM單元可分別地接收 兩個並行信號Iljn]和Il 2[n]，並可對這兩個並行信號Iljn]和Il2[n]執行delta-sigma 調製。
[0068] 第一通道DSM單元250-1可包括第一加法器211至第四加法器214、第一延遲單元 221和第二延遲單元222、以及第一量化器231。第二通道DSM單元250-2可包括第五加法 器215至第八加法器218、第三延遲單元223、以及第二量化器232和第三量化器233。
[0069] 在第一通道DSM單元250-1中，第一加法器211可將N個並行信號中的第一併行 信號Iljn]和第二通道DSM單元250-2的輸出信號I2 2[n]相加。第二加法器212可將第 一加法器211的輸出信號和第一延遲單兀221的輸出信號相加，其中，第一延遲單兀221對 第二通道DSM單元250-2的第六加法器216的輸出信號進行延遲。第三加法器213可將第 二加法器212的輸出信號和第二通道DSM單兀250-2的輸出信號Ι2 2 [η]相加。第四加法器 214可將第三加法器213的輸出信號和第二通道DSM單元250-2的第三延遲單元223的輸 出信號相加。第二延遲單元222可將第四加法器214的輸出信號延遲預定時間（例如，一 個時鐘周期）。第一量化器231可將第二延遲單元222的輸出信號量化成二進位信號，並將 二進位信號輸出為輸出信號124η]。
[0070] 在第二通道DSM單元250-2中，第二量化器232可將第一通道DSM單元250-1的 第四加法器214的輸出信號量化成二進位信號。第五加法器215可將兩個並行信號中的第 二並行信號Iljn]和第二量化器232的輸出信號相加。第六加法器216可將第五加法器 215的輸出信號和第一通道DSM單兀250-1的第二加法器212的輸出信號相加。第七加法 器217可將第六加法器216的輸出信號和第二量化器232的輸出信號相加。第八加法器218 可將第七加法器217的輸出信號和第一通道DSM單兀250-1的第四加法器214的輸出信號 相加。第三延遲單元223可將第八加法器218的輸出信號延遲預定時間（例如，一個時鐘 周期）。第三量化器233可將第三延遲單元223的輸出信號量化成二進位信號，並將二進位 信號輸出為輸出信號1?[η]。例如，可使用數字二進位比較器來實現第一量化器231至第 三量化器233中的至少一個，其中，所述數字二進位比較器將輸入值與預定值進行比較，並 將比較結果輸出為二進位信號。
[0071] 雖然未示出，但是第一 Ν通道並行DSM模塊20b的第一加法器211至第八加法器 218、第一延遲單元221至第三延遲單元223、以及第一量化器231至第三量化器233可響 應於第二時鐘信號CK2進行操作。第二時鐘信號CK2可具有為數字輸入信號I [η]的頻率 (或採樣率）的倍數的頻率，並且可具有與第一時鐘信號CK1相同的頻率或與第一時鐘信號 CK1不同的頻率。當數字輸入信號Ι[η]的頻率是FB，L是32，Μ是4並且Ν是4時，第二時 鍾信號CK2的頻率可以是32FB。
[0072] 圖6是根據本發明構思的實施例的在圖3中示出的Ν通道並行DSM模塊20a的框 圖。這裡，N是4。參照圖6,第一 N通道並行DSM模塊20c可包括四個DSM單元（即，第一 通道DSM單元250-1至第四通道DSM單元250-4)，其中，所述四個DSM單元分別地接收四個 並行信號lUn]至Il 4[n]，並對這四個並行信號Iljn]至Il4[n]執行delta-sigma調製。
[0073] 圖6中示出的第一通道DSM單元250-1具有與圖5中示出的第一通道DSM單元 250-1基本上相同的結構。圖6中示出的第二通道DSM單元250-2具有與圖5中示出的第 二通道DSM單元250-2基本上相同的結構。第三通道DSM單元250-3和第四通道DSM單元 250-4具有與圖5中示出的第二通道DSM單元250-2基本上相同的結構。同樣地，第N通 道DSM單元（在圖6中未示出）可具有與圖5的第二通道DSM單元250-2基本上相同的結 構，因此可添加更多的具有與第二通道DSM單元250-2基本上相同的結構的DSM單元。因 此，除N為2或4的實施例之外，還可存在N是至少為2的正整數的實施例。
[0074] 如以上所描述的，N通道並行DSM模塊20和20a至20c具有以下結構：N個通道是 並行的，並因此將操作頻率降低至與單通道結構相比的1/N。因此，N通道並行DSM模塊20 和20a至20c的操作頻率與從第二內插器111輸出的N個並行信號中的每個的採樣率基本 上相同。
[0075] 例如，當內插的數量是L*M(例如，當L是32並且Μ是4時的128)時，單通道DSM 模塊可具有為比基帶頻率FB更高的L*M倍的操作頻率，但是根據本發明構思的實施例的Ν 通道並行DSM模塊20和20a至20c具有降至可行水平的操作頻率。
[0076] 圖7是根據本發明構思的實施例的在圖3中示出的N通道並行DSM模塊20a的框 圖。假設在圖7中N為2。參照圖7,與圖5中示出的N通道並行DSM模塊20b類似，N通 道並行DSM模塊20x可包括第一 DSM單元260-1和第二DSM單元260-2,其中，第一 DSM單 元260-1和第二DSM單元260-2接收兩個並行信號I li [η]和112 [η]，並對這兩個並行信號 Ili [η]和 Ι12 [η]執行 delta-sigma 調製。
[0077] 然而，第一 DSM單元260-1和第二DSM單元260-2不彼此耦接，因此不使用彼此的 信號。換句話說，第一 DSM單元260-1和第二DSM單元260-2可彼此獨立地進行操作。當 如圖7的實施例中所示，N通道並行DSM模塊20x按照低操作速度（S卩，與單通道相比的1/ N操作頻率）獨立地處理不同通道並行信號時，信號量化噪聲比（SQNR)與單通道DSM相比 會更低。
[0078] 相反地，在根據本發明構思的實施例的N通道並行DSM模塊20和20a至20c中， DSM單元彼此耦接，使得SQNR與單通道DSM相比可幾乎不降低。另外，當N通道並行DSM模 塊20和20a至20c的輸出信號是1比特信號時，可使用單位吉爾伯特單元電路容易地將所 述輸出信號轉換成RF信號，隨後將對此進行描述。
[0079] 圖8是圖3中示出的RF轉換器30a的框圖。圖9是示出圖8中示出的RF轉換器 30a的操作的信號時序圖。參照圖8, RF轉換器30a可包括重新並行化模塊130a和RF數 模轉換器（DAC) 131a。假設在圖8和圖9中示出的實施例中N是4並且K是64,但是本發 明構思不限於這些實施例。這裡，K可以是大於N的正整數。
[0080] 重新並行化模塊130a可響應於第三時鐘信號CK3進行操作。重新並行化模塊130a 可將從第一 N通道並行DSM模塊20a輸出的四個並行DSM信號I2_ChO至I2_Ch3重新並行 化成K (即，64)個並行DSM信號，並輸出第一重新並行化信號I3_ChO至第K重新並行化信 號I3_Ch63,其中，K是大於N的整數。重新並行化模塊130a可將N個通道重新並行化成K 個通道，並因此創建更多數量的並行通道。第一重新並行化信號I3_ChO至第K重新並行化 信號I3_Ch63的頻率可用公式表示為：FSAK/N)，其中，FS可以是L*FB。
[0081] 為了將N個並行DSM信號I2_ChO至I2_Ch3重新並行化成K個並行DSM信號13_ ChO至I3_Ch63,重新並行化模塊130a可將N個並行DSM信號I2_ChO至I2_Ch3中的每 個的十六個信號（例如，Ch0_0 至 Ch0_15、Chl_0 至 Chl_15、Ch2_0 至 Ch2_15、或 Ch3_0 至 Ch3_15)並行化成K(即，64)個重新並行化信號。如圖9的部分（a)中所示，N個並行DSM 信號I2_ChO至I2_Ch3中的每個的十六個信號可連續地排列，並可與N個並行DSM信號12_ ChO至I2_Ch3中的每個的十六個時鐘周期相應。換句話說，N個並行DSM信號I2_ChO至 I2_Ch3中的每個可生成16個重新並行化信號，由於N是4,因此重新並行化模塊130a可生 成圖9的部分（b)中所示的64個重新並行化信號I3_ChO至I3_Ch63。K個重新並行化信 號 I3_ChO 至 I3_Ch63 可被輸入到 RF DAC131a。
[0082] RF DAC131a可包括延遲模塊310和RF轉換器模塊320。延遲模塊310可將第一重 新並行化信號I3_ChO至第K重新並行化信號I3_Ch63進行延遲，使得第一重新並行化信號 I3_ChO至第K重新並行化信號I3_Ch63中的每個可與相鄰的一個重新並行化信號具有一個 時鐘周期的延遲時間差。例如，第一重新並行化信號I3_ChO可具有"0"延遲時間，S卩，不延 遲。當信號從第一重新並行化信號I3_ChO向第K重新並行化信號I3_Ch63逐個移動時，延 遲時間可在每次移動時被增加一個時鐘周期。對於此操作，延遲模塊310可包括第一延遲 單元至第K延遲單元。第m延遲單元的延遲時間可與（m-1)個時鐘周期相應，其中，"m"是 至少為1且最多為K的正整數。例如，第二重新並行化信號I3_Chl在被延遲一個時鐘周期 之後輸入到RF轉換器模塊320,第三重新並行化信號I3_Ch2在被延遲兩個時鐘周期之後輸 入到RF轉換器模塊320。
[0083] 在圖8中，參考標號311可指不將輸入信號延遲輸入時鐘（未不出）的一個周期 的單位延遲元件。當被串聯連接的單位延遲元件311的數量逐個增加時，如圖9的部分（c) 中所示，第一重新並行化信號I3_ChO至第K重新並行化信號I3_Ch63的延遲時間可依次增 力口。RF轉換器模塊320可包括將第一延遲單元至第K延遲單元的相應輸出信號轉換成RF 信號RFS的多個單位吉爾伯特單元電路321-1至321-K。
[0084] 圖10是圖8中示出的多個單位吉爾伯特單元電路321-1至321-64中的一個的電 路圖。多個單位吉爾伯特單元電路321-1至321-64可具有彼此基本上相同的結構。多個單 位吉爾伯特單元電路321-1至321-64之一可包括第一電晶體Τ1至第六電晶體Τ6和電流 源CS。第一電晶體Τ1可具有連接到第一輸入節點Ν1的柵極、連接到第一共同源節點NC1 的源極、以及連接到第一輸出節點Ν3的漏極。第二電晶體Τ2可具有連接到第二輸入節點 Ν2的柵極、連接到第一共同源節點NC1的源極、以及連接到第二輸出節點Μ的漏極。第三 電晶體Τ3可具有連接到第二輸入節點Ν2的柵極、連接到第二共同源節點NC2的源極、以及 連接到輸出節點Ν3的漏極。第四電晶體Τ4可具有連接到第一輸入節點Ν1的柵極、連接到 第二共同源節點NC2的源極、以及連接到第二輸出節點Μ的漏極。
[0085] 第五電晶體Τ5可連接在第一共同源節點NC1和電流源節點NC3之間，並通過自身 的柵極接收第一振蕩信號0S1的正（+)信號。第六電晶體Τ6可連接在第二共同源節點NC2 和電流源節點NC3之間，並通過自身的柵極接收第一振蕩信號0S1的負（-)信號。延遲單 元的輸出信號I4_ChO至I4_Ch63中的相應的一個輸出信號可輸入到第一輸入節點Ν1和第 二輸入節點N2。
[0086] 圖11是示出多個單位吉爾伯特單元電路321-1至321-K之間的連接的示圖。單位 吉爾伯特單元電路321-1至321-K的第一輸出節點N3可共同連接到功率放大器PA70的第 一輸入端子NP1。單位吉爾伯特單元電路321-1至321-K的第二輸出節點Μ可共同連接到 功率放大器ΡΑ70的第二輸入端子ΝΡ2。換句話說，單位吉爾伯特單元電路321-1至321-Κ 的第一輸出節點Ν3的信號可被合併，並輸入到功率放大器ΡΑ70的第一輸入端子ΝΡ1，並且 單位吉爾伯特單元電路321-1至321-Κ的第二輸出節點Μ的信號可被合併，並輸入到功率 放大器ΡΑ70的第二輸入端子ΝΡ2。
[0087] 因此，功率放大器ΡΑ70可對單位吉爾伯特單元電路321-1至321-Κ的輸出信號進 行合併和放大。從重新並行化模塊130a輸出的Κ個重新並行化信號可分別被延遲不同的 延遲時間，並隨後在RFDAC131a中合併。此操作類似於移動平均濾波器的操作。除了以上 描述的此濾波操作之外，RFDAC131a還可將延遲後的信號上變頻成載波頻率以產生RF信號 RFS。
[0088] 由重新並行化模塊130a進行的重新並行化可以在功能上類似於在移動平均濾波 器中調整抽頭的數量，並因此提高濾波性能。由於DSM的高過採樣率（0SR)(例如，128次或 更高）導致帶外量化噪聲的增加，因此當通過在數字域中使用初級濾波未降低高的0SR時， RF帶通濾波器（BPF)會變複雜。
[0089] 根據本發明構思的實施例，帶外量化噪聲的電平會由於重新並行化（或移動平均 濾波）而被降低。結果，可提高最終信號的接收靈敏度。
[0090] 返回參照圖3,第二串並轉換器40a、第二N通道並行DSM模塊50a和第二RF轉換 器60a的結構和操作可分別與第一串並轉換器10a、第一 N通道並行DSM模塊20a和第一 RF轉換器30a的結構和操作基本上相同。第二串並轉換器40a、第二N通道並行DSM模塊 50a和第二RF轉換器60a可接收並處理正交相數字輸入信號Q [η]。因此，將省略類似特徵 的詳細描述。
[0091] 第二RF轉換器60a的輸出信號RFQ也可輸入到功率放大器70。例如，第二RF轉 換器60a中的單位吉爾伯特單元電路321-1至321-K的第一輸出節點N3可共同連接到功 率放大器ΡΑ的第一輸入端子ΝΡ1。單位吉爾伯特單元電路321-1至321-Κ的第二輸出節點 Ν4共同連接到功率放大器ΡΑ70的第二輸入端子ΝΡ2。除了第二RF轉換器60a的單位吉爾 伯特單元電路321-1至321-K可接收第二振蕩信號OS2之外，第二RF轉換器60a的單位吉 爾伯特單元電路321-1至321-K可與第一 RF轉換器30a的單位吉爾伯特單元電路321-1 至321-K基本上相同。
[0092] 因此，各個單位吉爾伯特單元電路321-1至321-K的各個第一輸出節點N3的信號 可被合併，並輸入到功率放大器PA70的第一輸入端子NP1，並且各個單位吉爾伯特單元電 路321-1至321-K的各個第二輸出節點Μ的信號可被合併，並輸入到功率放大器PA70的 第二輸入端子ΝΡ2。因此，功率放大器ΡΑ70可對第一 RF轉換器30a的各個單位吉爾伯特單 元電路321-1至321-K的輸出信號進行合併和放大，並可對第二RF轉換器60a的各個單位 吉爾伯特單元電路321-1至321-K的輸出信號進行合併和放大。
[0093] 參照圖8至圖11，雖然當N和K是4和16時的實施例被描述為示例，但是本發明 構思不限於此。
[0094] 圖12是根據本發明構思的實施例的數字無線發送器的示意性框圖。圖13A至圖 13F示出在圖12中示出的數字無線發送器中的在各種位置處的信號頻譜。假設在圖12中 示出的實施例中N是8。
[0095] 圖12中示出的數字無線發送器是發送包括同相信號和正交相信號的正交信號的 正交發送器。數字無線發送器可包括第一串並轉換器l〇b和第二串並轉換器40b、第一 N通 道並行DSM模塊20b和第二N通道並行DSM模塊50b、第一 RF轉換器30b和第二RF轉換器 60b、相位轉換器75、功率放大器70、帶通濾波器80和天線90。
[0096] 由於圖12中示出的數字無線發送器的結構和功能類似於圖3中示出的數字無線 發送器1A的結構和功能，因此將主要描述它們之前的差異。假設在圖12中示出的實施例 中L是16，M是8並且N是8。
[0097] 第一串並轉換器10b可包括第一內插器110b和第二內插器111b。第一內插器 110b可對串行數字輸入信號I執行L(即，16)次內插，並輸出串行信號10。第二內插器 111b可對L次內插信號執行M(S卩，8)次內插，並輸出N(S卩，8)個並行信號II。可使用多 相內插器來實現第二內插器111b。
[0098] 分別輸入到第一串並轉換器10b和第二串並轉換器40b的數字輸入信號I和Q可 以是64-ary正交振幅調製（64-QAM)正交頻分復用（0FDM)信號。例如，如圖13A中所示， 數字輸入信號I和Q的帶寬可以是大約20MHz。然而，數字輸入信號I和Q不限於此示例。
[0099] 當輸入到第一內插器110b的數字輸入信號I的頻率是基帶頻率FB時，第一內插 器ll〇b可按照操作頻率FS (即，FS = L*FB)進行操作。由於在此示例中L被假設為16,因 此操作頻率FS可以是16*FB。當Μ與N相同時，第二內插器111b也可按照L*FB的操作頻 率進行操作。
[0100] 從第一內插器110b輸出的信號10可以是數字輸入信號I的L(即，16)次內插信 號，並具有如圖13B中所示的頻域中的頻譜，並輸入到第二內插器111b。從第二內插器111b 輸出的八個並行信號II中的每個可以是數字輸入信號I的128次內插信號。並行信號II 可具有如圖13C中所示的頻域中的頻譜。
[0101] 第一 N通道並行DSM模塊20b可接收N個並行信號11，並可對這N個並行信號11 執行delta-sigma調製，並且可以以與第一 N通道並行DSM模塊20a類似的方式來實現。第 一 N通道並行DSM模塊20b的輸出信號12可具有如圖13D中所示的頻域中的頻譜。
[0102] 第一 N通道並行DSM模塊20b的輸出信號12可輸入到第一重新並行化模塊130b。 第一重新並行化模塊130b可將從第一 N通道並行DSM模塊20b輸出的N個並行DSM信號 12重新並行化成K (例如，64)個並行DSM信號，並輸出第一至第K重新並行化信號13,其 中，K是大於N的正整數。
[0103] 在接收並處理正交相數字輸入信號Q的路徑上的第二串並轉換器40b、第二N通道 並行DSM模塊50b和第二重新並行化模塊160b的結構和操作分別與第一串並轉換器10b、 第一 N通道並行DSM模塊20b和第一重新並行化模塊130b的結構和功能基本上相同。因 此，將省略類似特徵的詳細描述。
[0104] 第一 RF DAC131b和第二RF DAC161b可分別包括第一延遲模塊310b和第二延遲 模塊330b，並可分別包括第一 RF轉換器模塊320b和第二RF轉換器模塊340b。包括第一 延遲模塊310b和第一 RF轉換器模塊320b的第一 RF DAC131b可處理從第一重新並行化模 塊130b輸出的同相信號。包括第二延遲模塊330b和第二RF轉換器模塊340b的第二RF DAC161b可處理從第二重新並行化模塊160b輸出的正交相信號。RF DAC131b和161b的結 構和操作與RF DAC131a的結構和操作基本上相同，因此將省略類似特徵的描述。
[0105] 延遲模塊310b和330b的輸出信號可具有如圖13E中所示的頻域中的頻譜。RF轉 換器模塊320b和340b的輸出信號可具有如圖13F中所示的頻域中的頻譜。
[0106] 圖14是包括根據本發明構思的實施例的數字無線發送器的無線通信系統400的 框圖。參照圖14,可使用蜂窩電話、智慧型電話、平板個人計算機（PC)、個人數字助理（PDA)、 無線電通信系統等來實現無線通信系統400。
[0107] 無線通信系統400可包括處理器410、顯示器420、無線電收發器430、輸入裝置 440和存儲器450。
[0108] 無線電收發器430通過天線90發送或接收無線電信號。無線電收發器430可包 括接收並處理通過天線90輸入的無線電信號的接收器（未示出）、和產生將通過天線90發 送的無線電信號的發送器（未示出）。
[0109] 無線電收發器430的發送器可以是根據本發明構思的實施例的數字無線發送器1 或1A。
[0110] 處理器410可處理從無線電收發器430輸出的信號，並將處理後的信號發送到存 儲器450或顯示器420。無線電收發器430還可將從處理器410輸出的信號轉換成無線電 信號，並通過天線90將無線電信號輸出到外部裝置。
[0111] 輸入裝置440可實現用於控制處理器410的操作的控制信號或將被處理器410 處理的數據，並因此，所述控制信號和數據可被輸入到無線通信系統400。可使用指向裝置 (諸如觸摸板或計算機滑鼠）、鍵區、鍵盤等來實現輸入裝置440。
[0112] 處理器410可控制顯示器420的操作以顯示從存儲器450輸出的數據、從無線電 收發器430輸出的數據或從輸入裝置440輸出的數據。根據實施例，包括CPU的片上系統 (S0C)可替換處理器410。S0C還可包括控制顯示器420的顯示控制器（未示出）和控制存 儲器450的存儲控制器（未示出）。
[0113] 如上所述，根據本發明構思的實施例的數字無線發送器的操作頻率可降低，從而 促進寬帶發送器的實現。另外，DSM可將並行多比特信號轉換成並行單比特信號，從而促進 RF轉換器的實現。另外，由於DSM而出現的量化噪聲可在數字域中被濾除，從而降低RF濾 波器的設計複雜度。
[0114] 雖然已參照本發明構思的示例性實施例具體示出並描述了本發明構思，但是本領 域的普通技術人員將理解，在不脫離由權利要求限定的本發明構思的精神和範圍的情況 下，可在所述示例性實施例中做出形式和細節上的各種改變。
【權利要求】
1. 一種數字無線發送器，包括： 串並轉換器，被配置為對串行數字輸入信號進行內插，並輸出N個並行信號，其中，N是 大於1的正整數； delta-sigma調製器（DSM)，被配置為並行地對所述N個並行信號執行delta-sigma調 制，並並行地輸出N個delta-sigma調製信號； 射頻（RF)轉換器，被配置為將所述N個delta-sigma調製信號排列成K個並行信號， 將所述K個並行信號延遲不同的延遲時間，並將延遲後的信號轉換成RF信號，其中，K是大 於N的正整數。
2. 如權利要求1所述的數字無線發送器，其中，串並轉換器包括： 第一內插器，被配置為對串行數字輸入信號執行L次內插，其中，L是正整數； 第二內插器，被配置為對L次內插信號執行Μ次內插，並輸出所述N個並行信號，其中， Μ是正整數。
3. 如權利要求1所述的數字無線發送器，其中，DSM包括第一通道DSM單元至第Ν通道 DSM單元，其中，第一通道DSM單元至第Ν通道DSM單元中的每個被配置為對所述Ν個並行 信號中的相應的一個執行至少一次加法、至少一次延遲和至少一次二進位量化，並輸出所 述Ν個delta-sigma調製信號， 其中，第一通道DSM單元至第N通道DSM單元中的每個耦接到其他通道DSM單元中的 至少一個，並將由其他通道DSM單元中的所述至少一個產生的信號用作在所述至少一次加 法中的輸入。
4. 如權利要求3所述的數字無線發送器，其中，第一通道DSM單元至第N通道DSM單元 中的每個輸出單比特信號流。
5. 如權利要求3所述的數字無線發送器，其中，第一通道DSM單元至第N通道DSM單元 中的每個是二階低通DSM單元或更高階低通DSM單元。
6. 如權利要求5所述的數字無線發送器，其中，第一通道DSM單元至第N通道DSM單元 中的第一通道DSM單元包括： 第一加法器，被配置為將所述N個並行信號中的第一併行信號和第N通道DSM單元的 輸出信號相加； 第二加法器，被配置為將第一加法器的輸出信號和通過對第N通道DSM單元的第二加 法器的輸出信號進行延遲所獲得的信號相加； 第三加法器，被配置為將第二加法器的輸出信號和第N通道DSM單元的輸出信號相 加； 第四加法器，被配置為將第三加法器的輸出信號和通過對第N通道DSM單元的第四加 法器的輸出信號進行延遲所獲得的信號相加； 延遲單元，被配置為對第一通道DSM單元的第四加法器的輸出信號進行延遲； 量化器，被配置為對延遲單元的輸出信號進行量化。
7. 如權利要求6所述的數字無線發送器，其中，第一通道DSM單元至第N通道DSM單元 中的第二通道DSM單元包括： 第一加法器，被配置為將第二並行信號和通過對第一通道DSM單元的第四加法器的輸 出信號進行量化所獲得的信號相加； 第二加法器，被配置為將第二通道DSM單元的第一加法器的輸出信號和第一通道DSM 單元的第二加法器的輸出信號相加； 第三加法器，被配置為將第二通道DSM單元的第二加法器的輸出信號和通過對第一通 道DSM單元的第四加法器的輸出信號進行量化所獲得的信號相加； 第四加法器，被配置為將第二通道DSM單元的第三加法器的輸出信號和第一通道DSM 單元的第四加法器的輸出信號相加； 延遲單元，被配置為對第二通道DSM單元的第四加法器的輸出信號進行延遲； 量化器，被配置為對第二通道DSM單元的延遲單元的輸出信號進行量化。
8. 如權利要求5所述的數字無線發送器，其中，RF轉換器包括： 重新並行化模塊，被配置為將所述N個delta-sigma調製信號重新並行化成所述K個 並行信號； 延遲模塊，被配置為對所述K個並行信號進行延遲； RF轉換器模塊，被配置為將從延遲模塊輸出的延遲後的信號轉換成RF信號。
9. 如權利要求8所述的數字無線發送器，其中，延遲模塊包括第一延遲元件至第K延遲 元件，並且第一延遲元件至第K延遲元件中的第m延遲元件被配置為將所述K個並行信號 中的第m並行信號延遲（m-1)個時鐘周期，其中，"m"是至少為1且最多為K的正整數， 其中，RF轉換器模塊包括多個單位吉爾伯特單元電路，並且所述多個單位吉爾伯特單 元電路中的每個將第一延遲元件至第K延遲元件中的相應的一個的輸出信號轉換成RF信 號。
10. 如權利要求9所述的數字無線發送器，其中，所述多個單位吉爾伯特單元電路中的 每個包括： 第一電晶體，具有連接到第一輸入節點的柵極、連接到第一共同源節點的源極和連接 到第一輸出節點的漏極； 第二電晶體，具有連接到第二輸入節點的柵極、連接到第一共同源節點的源極和連接 到第二輸出節點的漏極； 第三電晶體，具有連接到第二輸入節點的柵極、連接到第二共同源節點的源極和連接 到第一輸出節點的漏極； 第四電晶體，具有連接到第一輸入節點的柵極、連接到第二共同源節點的源極和連接 到第二輸出節點的漏極； 第五電晶體，連接在第一共同源節點和電流源之間，並被配置為接收第一振蕩信號的 正信號； 第六電晶體，連接在第二共同源節點和電流源之間，並被配置為接收第一振蕩信號的 負信號， 其中，到第一輸入節點和第二輸入節點的輸入信號是第一延遲元件至第K延遲元件中 的相應的一個的輸出信號。
11. 如權利要求10所述的數字無線發送器，其中，各個單位吉爾伯特單元電路的第一 輸出節點共同連接到功率放大器的第一輸入端子，各個單位吉爾伯特單元電路的第二輸出 節點共同連接到功率放大器的第二輸入端子。
12. -種數字無線發送器，包括： 第一串並轉換器，被配置為對串行同相數字輸入信號進行內插，並輸出N個同相併行 信號，其中，N是大於1的正整數； 第二串並轉換器，被配置為對串行正交相數字輸入信號進行內插，並輸出N個正交相 並行信號； 第一 delta-sigma調製器（DSM)，被配置為並行地對所述N個同相併行信號執行 delta-sigma調製，並並行地輸出N個同相DSM信號； 第二DSM，被配置為並行地對所述N個正交相併行信號執行delta-sigma調製，並並行 地輸出N個正交相DSM信號； 第一數字射頻（RF)轉換器，被配置為使用第一振蕩信號將從第一 DSM輸出的所述N個 同相DSM信號轉換成同相RF信號； 第二數字RF轉換器，被配置為使用第二振蕩信號將從第二DSM輸出的所述N個正交相 DSM信號轉換成正交相RF信號， 其中，第一振蕩信號和第二振蕩信號彼此具有90度相位差。
13. 如權利要求12所述的數字無線發送器，其中，第一數字RF轉換器被配置為將所述 N個同相DSM信號排列成K個同相併行信號，將所述K個同相併行信號延遲不同的延遲時 間，並使用第一振蕩信號將延遲後的信號轉換成同相RF信號，其中，K是大於N的正整數， 其中，第二數字RF轉換器被配置為將所述N個正交相DSM信號排列成K個正交相併行 信號，將所述K個正交相併行信號延遲不同的延遲時間，並使用第二振蕩信號將延遲後的 信號轉換成正交相RF信號。
14. 如權利要求12所述的數字無線發送器，其中，第一數字RF轉換器和第二數字RF轉 換器的輸出信號通過功率放大器和濾波器被處理，並隨後通過天線被發送。
15. 如權利要求12所述的數字無線發送器，其中，第一串並轉換器包括被配置為對串 行同相數字輸入信號進行內插的內插器，第二串並轉換器包括被配置為對串行正交相數字 輸入信號進行內插的內插器。
16. 如權利要求12所述的數字無線發送器，其中，第一 DSM和第二DSM中的每個包括第 一通道DSM單元至第N通道DSM單元， 其中，在第一 DSM中的第一通道DSM單元至第N通道DSM單元中的每個被配置為對所 述N個同相併行信號中的相應的一個執行至少一次加法、至少一次延遲和至少一次二進位 量化， 其中，在第一 DSM中的第一通道DSM單元至第N通道DSM單元中的每個在第一 DSM中 將由其他通道DSM單元中的至少一個產生的信號用作在對所述N個同相併行信號進行的所 述至少一次加法中的輸入， 其中,在第二DSM中的第一通道DSM單元至第N通道DSM單元中的每個被配置為對所 述N個正交相併行信號中的相應的一個執行至少一次加法、至少一次延遲和至少一次二進 制量化， 其中，在第二DSM中的第一通道DSM單元至第N通道DSM單元中的每個在第二DSM中 將由其他通道DSM單元中的至少一個產生的信號用作在對所述N個正交相併行信號進行的 所述至少一次加法中的輸入。
17. 如權利要求16所述的數字無線發送器，其中，第一 DSM和第二DSM的第一通道DSM 單元至第N通道DSM單元中的每個輸出單比特信號流。
18. -種無線發送器，包括： 串並轉換器，被配置為將串行輸入信號至少轉換成第一併行信號和第二並行信號； delta-sigma調製器（DSM)，被配置為至少對第一併行信號和第二並行信號執行 delta-sigma 調製， 其中，DSM包括第一通道DSM單元和第二通道DSM單元， 其中，第一通道DSM單元被配置為對第一併行信號執行至少一次加法，並將由第二通 道DSM單元產生的信號用作在所述至少一次加法中的輸入。
19. 如權利要求18所述的無線發送器，其中，第二通道DSM單元被配置為對第二並行信 號執行至少一次加法，並將由第一通道DSM單元產生的信號用作在所述至少一次加法中的 輸入。
20. 如權利要求18所述的無線發送器，其中，第一通道DSM單元和第二通道DSM單元中 的每個輸出單比特信號流。
【文檔編號】H04B1/04GK104113349SQ201410163200
【公開日】2014年10月22日 申請日期:2014年4月22日 優先權日:2013年4月22日
【發明者】徐相鎬 申請人:三星電子株式會社