半導體集成電路的製作方法
2023-10-09 17:04:34 2
專利名稱：半導體集成電路的製作方法
技術領域：
本發明涉及抑制起因於半導體集成電路的寄生電晶體的電流的技術。
背景技術：
作為半導體集成電路，已知有例如在下述的專利文獻1中被記載的那樣的電路。
圖11是示出以前的半導體集成電路(CMOS結構的倒相電路)的一例的剖面圖。
在圖11中，在P型半導體襯底601中形成了N阱區602。在該N阱區602的表面上利用P型源區603、P型漏區604和柵電極605形成了PMOS電晶體606。再者，在該N阱區602的表面上形成了對該N阱區602供給電源電位VDD用的N型雜質區607。此外，在半導體襯底601的P型區的表面上利用N型源區608、N型漏區609和柵電極610形成了NMOS電晶體611。再者，半導體襯底601的P型區中形成了對該P型區供給電源電位VEE用的P型雜質區612。
對P型源區603施加電源電位VCC(例如3伏)，對N型源區施加電源電位VSS(例如0伏)。此外，對N型雜質區607施加電源電位VDD(例如15伏)，對P型雜質區612施加電源電位VEE(例如-15伏)。由此，可從漏區604、609輸出對柵電極605、610施加的輸入電位的倒相電位。
在此，從外部的電源直接供給電位VCC、VSS。另一方面，通過用設置在半導體晶片內的電位變換電路(未圖示)對從外部電源供給的電位VCC進行升壓來生成電位VDD。此外，通過用該電位變換電路對從外部電源供給的電位VSS進行降壓來生成電位VEE。
如圖11中所示，在半導體襯底601內形成2個寄生電晶體Q1、Q2。由P型源區603、N型雜質區607和P型雜質區612構成的寄生的PNP結形成寄生電晶體Q1。此外，由N型源區608、P型雜質區612和N型雜質區607構成的寄生的NPN結形成寄生電晶體Q2。再者，在半導體襯底601內形成與雜質區之間的距離對應的值的寄生電阻。在圖11的例子中，由區域603、607間的距離決定寄生電晶體Q1的基極電阻R1的值，由區域607、608間的距離決定寄生電晶體Q2的集電極電阻R2的值，由區域603、612間的距離決定寄生電晶體Q1的集電極電阻R3的值，而且，由區域608、612間的距離決定寄生電晶體Q2的基極電阻R4的值。
圖12是圖11中示出的寄生電晶體電路的等效電路。這樣，寄生電晶體Q1、Q2構成了與下述的專利文獻2同樣的閘流管。
如上所述，在各電位VCC、VDD、VSS、VEE中有VCC＜VDD和VSS＞VEE的關係。在此，由於寄生電晶體Q1是PNP型的，故在VCC＜VDD的情況(即，在基極電位比發射極電位高的情況)下截止。此外，由於寄生電晶體Q2是NPN型的，故在VSS＞VEE的情況(即，在發射極電位比基極電位高的情況)下截止。因而，在正常工作時，寄生電晶體Q1、Q2都截止，不對半導體集成電路的工作產生影響。
但是，由於以下那樣的原因，在電源上升時，有時寄生電晶體Q1、Q2導通、對半導體集成電路的工作產生不良影響。
如上所述，電位VCC、VSS從外部電源直接供給，而電位VDD、VEE則通過用電位變換電路對該電位VCC、VSS進行升壓、降壓來生成。因此，在半導體晶片的電源上升時，電位VDD、VEE的施加開始比電位VCC、VSS的施加開始遲。因而，在電源上升時，在電位VDD、VEE為『不確定』的狀態下，只施加電位VCC、VSS。因此，根據電位VDD、VEE的狀態，各電位的關係有時成為VCC＞VDD和VSS＜VEE的情況。在這樣的情況下，由於寄生電晶體Q1、Q2導通，故在VCC電源與VSS電源之間流過電流I1、I2(參照圖12)。
該電流I1、I2使生成電位VDD、VEE的電位變換電路的電流負載上升，為此，有時電位變換電路不能開始電位VDD、VEE的生成。此外，因這樣的電流I1、I2的緣故，備用狀態下的電流增大了。進而，因電流I1、I2的緣故，半導體集成電路整體的電流變得過大，也有電路被破壞的情況。
專利文獻1特開平5-335500號公報專利文獻2特開平9-8147號公報發明內容本發明的解決課題在於提供能抑制起因於寄生電晶體的電流的半導體集成電路。
(1)與本發明的第1方面有關的半導體集成電路具備具有第1導電類型的阱區的第2導電類型的半導體襯底；第1場效應電晶體，具有形成在上述阱區的表面上且被連接到第1電源線上的第2導電類型的第1雜質區、形成在該阱區的表面上的第2導電類型的第2雜質區、以及隔著絕緣膜形成在被該第1、第2雜質區夾在中間的區域上的第1柵電極；第1導電類型的阱電位用高濃度雜質區，形成在上述阱區的表面上且被連接到第2電源線上；第2場效應電晶體，具有形成在上述半導體襯底的第2導電類型區域的表面上且被連接到第3電源線上的第1導電類型的第3雜質區、形成在該第2導電類型區域的表面上的第1導電類型的第4雜質區、以及隔著柵絕緣膜形成在被該第3、第4雜質區夾在中間的區域上的第2柵電極；第2導電類型的襯底電位用高濃度雜質區，形成在上述第2導電類型區域的表面上且被連接到第4電源線上；以及雙極型電晶體，具有第1導電類型的基極和第2導電類型的集電極、發射極，該基極和該集電極被連接到上述阱電位用高濃度雜質區上且該發射極被連接到上述第1電源線上。
(2)與本發明的第2方面有關的半導體集成電路具備
具有第1導電類型的阱區的第2導電類型的半導體襯底；第1場效應電晶體，具有形成在該阱區的表面上且被連接到第1電源線上的第2導電類型的第1雜質區、形成在該阱區的表面上的第2導電類型的第2雜質區、以及隔著絕緣膜形成在被該第1、第2雜質區夾在中間的區域上的第1柵電極；第1導電類型的阱電位用高濃度雜質區，形成在該阱區的表面上且被連接到第2電源線上；第2場效應電晶體，具有形成在上述半導體襯底的第2導電類型區域的表面上且被連接到第3電源線上的第1導電類型的第3雜質區、形成在該第2導電類型區域的表面上的第1導電類型的第4雜質區、以及隔著柵絕緣膜形成在被該第3、第4雜質區夾在中間的區域上的第2柵電極；第2導電類型的襯底電位用高濃度雜質區，形成在上述第2導電類型區域的表面上且被連接到第4電源線上；以及雙極型電晶體，具有第2導電類型的基極和第1導電類型的集電極、發射極，該基極和該集電極被連接到上述襯底電位用高濃度雜質區上且該發射極被連接到上述第3電源線上。
按照本發明的第1、第2方面，可利用有意識地設置的雙極型電晶體來抑制對由第1、第2場效應電晶體、阱電位用高濃度雜質區和襯底電位用高濃度雜質區形成的寄生電晶體的電流流入。
圖1是示出與第1實施方式有關的半導體集成電路的結構的剖面圖。
圖2是示出與第1實施方式有關的半導體集成電路的結構的電路圖。
圖3是示出與第2實施方式有關的半導體集成電路的結構的剖面圖。
圖4是示出與第2實施方式有關的半導體集成電路的結構的電路圖。
圖5是示出與第3實施方式有關的半導體集成電路的結構的剖面圖。
圖6是示出與第3實施方式有關的半導體集成電路的結構的電路圖。
圖7是示出與第4實施方式有關的半導體集成電路的結構的剖面圖。
圖8是示出與第4實施方式有關的半導體集成電路的結構的電路圖。
圖9是示出與第5實施方式有關的半導體集成電路的結構的剖面圖。
圖10是示出與第5實施方式有關的半導體集成電路的結構的電路圖。
圖11是示出以前的半導體集成電路的結構的剖面圖。
圖12是示出以前的半導體集成電路的結構的電路圖。
具體實施例方式
以下，使用
本發明的實施方式。再有，圖中，不過是以能理解本發明的程度概略地示出各結構成分的大小、形狀和配置關係，此外，以下說明的數值的條件不過僅是例示。
第1實施方式首先，使用圖1和圖2，說明與本發明有關的半導體集成電路的第1實施方式。
圖1是示出與本實施方式有關的半導體集成電路(CMOS結構的倒相電路)的一例的剖面圖。
如圖1中所示，在半導體襯底101中形成了N阱區102、113。
在N阱區102中形成了P型源區103、P型漏區104和柵電極105。在N阱區102的表面上形成了P型源區103，將P型源區103連接到電源線VCC(例如3伏)上。在N阱區102的表面上形成了P型漏區104，將P型漏區104連接到信號輸出線OUT上。在被源區103和漏區104夾在中間的區域上隔著未圖示的絕緣膜形成了柵電極105，將柵電極105連接到信號輸入線上。由區域103、104和柵電極105構成PMOS電晶體106。
再者，在N阱區102的表面上形成了阱電位用的N型高濃度雜質區107。將該N型高濃度雜質區107連接到電源線VDD(例如15伏)上。
在P型半導體襯底101的P型區中形成了N型源區108、N型漏區109和柵電極110。在該P型區的表面上形成了N型源區108，將N型源區108連接到電源線VSS(例如0伏)上。在該P型區的表面上形成了N型漏區109，將N型漏區109連接到信號輸出線OUT上。在被N型源區108和N型漏區109夾在中間的區域上隔著未圖示的絕緣膜形成了柵電極110，將柵電極110連接到信號輸入線上。由區域108、109和柵電極110構成NMOS電晶體111。
再者，在P型半導體襯底101的P型區的表面上形成了襯底電位用的P型高濃度雜質區112。將該P型高濃度雜質區112連接到電源線VEE(例如-15伏)上。
在N阱區113的表面上形成了1個N型高濃度雜質區114和2個P型高濃度雜質區115、116。將N型高濃度雜質區114和P型高濃度雜質區116連接到電源線VDD上。另一方面，將P型高濃度雜質區115連接到電源線VCC上。由此，能以寄生的方式形成其基極和集電極被連接到阱電位用高濃度雜質區107上且其發射極被連接到電源線VCC上的NPN型雙極型電晶體(後述)。再有，柵電極117本來是不需要的，不過是為了與N阱區102完全同一地形成N阱區113部分以謀求設計或製造工序的容易化而設置的。
如圖1中所示，在半導體襯底101內形成3個寄生電晶體Q1、Q2、Q3。由P型源區103、N型高濃度雜質區107和P型高濃度雜質區112構成的寄生的PNP結形成寄生電晶體Q1。由N型源區108、P型高濃度雜質區112和N型高濃度雜質區107構成的寄生的NPN結形成寄生電晶體Q2。由N型高濃度雜質區114、P型雜質區115和P型雜質區116構成的寄生的PNP結形成寄生電晶體Q3。此外，在半導體襯底101內形成與雜質區之間的距離對應的值的寄生電阻。在圖1的例子中，由區域103、107間的距離決定寄生電晶體Q1的基極電阻R1的值，由區域107、108間的距離決定寄生電晶體Q2的集電極電阻R2的值，由區域103、112間的距離決定寄生電晶體Q1的集電極電阻R3的值，而且，由區域108、112間的距離決定寄生電晶體Q2的基極電阻R4的值。
再有，在本實施方式中，在分開的N阱區102、113中形成了雜質區103～105和雜質區114～116，但也可在相同的N阱區中形成這些雜質區。
圖2是在圖1中示出的寄生電晶體電路的等效電路。以下，使用圖2來說明在半導體襯底101內以寄生的方式形成的電路的工作。
與以前的半導體集成電路(參照圖12)同樣，在正常的工作中，電源電位VCC、VDD、VSS、VEE的關係成為VCC＜VDD和VSS＞VEE，因而，寄生電晶體Q1、Q2截止。此外，在VCC＜VDD的情況下，由於基極電位比發射極電位高，故寄生電晶體Q3也截止。因此，這些寄生電晶體Q1、Q2、Q3不對半導體集成電路的工作產生影響。
另一方面，在半導體晶片的電源上升時，與以前的半導體集成電路同樣，儘管施加了電源電位VCC、VSS，但有時電源電位VDD、VEE不確定。而且，在這樣的情況下，有時各電源電位的關係成為VCC＞VDD且VSS＜VEE的情況。由於VCC＞VDD，使發射極電位比基極電位高，故PNP型的寄生電晶體Q1、Q3導通。此外，由於VSS＜VEE，使基極電位比發射極電位高，故NPN型的寄生電晶體Q2導通。由此，在寄生電晶體Q1、Q2、Q3中流過電流I1、I2。如果流過電流I1，則在寄生電阻R2的兩端產生端子間電壓。在此，電壓VSS已被施加並固定且電壓VDD是不確定的。因此，在寄生電阻R2的兩端產生了端子間電壓時，端子T2(參照圖2)的電位不變化，端子T1的電位上升了該端子間電壓的部分。因而，寄生電晶體Q1、Q3的基極電位也隨著該端子間電壓而上升。由此，由於寄生電晶體Q3的發射極-集電極間電壓和發射極-基極間的電壓變小，故電流I1的值變小。此外，由於寄生電晶體Q1與寄生電晶體Q3成為一對，構成了恆定電流電路，故如果電流I1的值變小，則電流I2的值也變小。
這樣，按照本實施方式，由於有意識地設置了寄生電晶體Q3，故可抑制起因於寄生電晶體的電流，因而，可防止半導體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
第2實施方式其次，使用圖3和圖4說明與本發明有關的半導體集成電路的第2實施方式。
圖3是示出與第2實施方式有關的半導體集成電路的一例的剖面圖。在圖3中，附以與圖1相同的符號的結構要素分別示出了與圖1相同的結構要素。
如圖3中所示，在本實施方式中，在P型半導體襯底101中形成N阱區201。然後，在該N阱區201內形成N型高濃度雜質區202和P型雜質區203。將N型高濃度雜質區202連接到電源線VDD上。此外，經布線圖形將P型雜質區203連接到N阱區113內的N型高濃度雜質區114和P型雜質區116上。與第1實施方式不同，不將N型高濃度雜質區114和P型雜質區116連接到電源線VDD上。
如圖3中所示，在N阱區201內以寄生的方式形成二極體D1。將二極體D1的負極連接到電源線VDD和寄生電阻R2的一端上。此外，將該二極體D1的正極連接到寄生電晶體Q3的集電極上，而且，經寄生電阻R1連接到寄生電晶體Q1、Q3的基極上。
圖4是在圖3中示出的寄生電晶體電路的等效電路。以下，使用圖4來說明在半導體襯底101內以寄生的方式形成的電路的工作。
根據與第1實施方式的半導體集成電路(參照圖1)同樣的原因，在正常的工作中，電源電位VCC、VDD、VSS、VEE的關係成為VCC＜VDD和VSS＞VEE，因而，寄生電晶體Q1、Q2、Q3截止。因此，這些寄生電晶體Q1、Q2、Q3不對半導體集成電路的工作產生影響。
另一方面，在半導體晶片的電源上升時，與第1實施方式的半導體集成電路同樣的原因，有時各電源電位的關係成為VCC＞VDD且VSS＜VEE，寄生電晶體Q1、Q2、Q3導通。在該情況下，在寄生電晶體Q1、Q2、Q3中流過電流I1、I2。
在本實施方式中，在寄生電阻R2與寄生電晶體Q1、Q3的基極之間設置了寄生二極體D1。因此，寄生電晶體Q3的發射極-集電極間電壓和發射極-基極間電壓減小了該寄生二極體D1的能隙(約0.5伏)的部分。因而，與第1實施方式的半導體集成電路相比，電流I1的值進一步減小。由此，電流I2的值也比第1實施方式的情況小。
這樣，按照本實施方式，由於有意識地設置了寄生二極體D1，故與第1實施方式的情況相比，可減小起因於寄生電晶體的電流，在防止半導體集成電路的工作開始不良或消耗電流的增大、電路破壞等方面是有效的。
第3實施方式其次，使用圖5和圖6說明與本發明有關的半導體集成電路的第3實施方式。
圖5是示出與本實施方式有關的半導體集成電路的一例的剖面圖。在圖5中，附以與圖3相同的符號的結構要素分別示出了與圖3相同的結構要素。
如圖5中所示，在本實施方式中，在P型半導體襯底101中形成N阱區301。在該N阱區301內形成N型高濃度雜質區302和P型雜質區303。
與上述的第2實施方式同樣，將N型高濃度雜質區202連接到電源線VDD上。將P型雜質區203經布線圖形連接到N型高濃度雜質區302上。再者，將P型雜質區303經布線圖形連接到N阱區113內的N型高濃度雜質區114和P型雜質區116上。
如圖5中所示，在N阱區201、301內以寄生的方式形成串聯連接的二極體D1、D2。將二極體D1的負極連接到電源線VDD和寄生電阻R2的一端上。將二極體D1的正極連接到二極體D2的負極上。此外，將二極體D2的正極連接到寄生電晶體Q3的集電極上，並且，經寄生電阻R1連接到寄生電晶體Q1的基極上。
再有，以寄生的方式形成的二極體的個數可以大於等於3個。
圖6是在圖5中示出的寄生電晶體電路的等效電路。以下，使用圖6來說明在半導體襯底101內以寄生的方式形成的電路的工作。
與第2實施方式的半導體集成電路(參照圖4)同樣，在電源電位VCC、VDD、VSS、VEE的關係成為VCC＜VDD和VSS＞VEE的情況下，寄生電晶體Q1、Q2、Q3截止。因此，這些寄生電晶體Q1、Q2、Q3不對半導體集成電路的工作產生影響。
另一方面，在半導體晶片的電源上升時，與第1實施方式的半導體集成電路同樣的原因，有時寄生電晶體Q1、Q2、Q3導通，流過電流I1、I2。
在本實施方式中，在寄生電阻R2與寄生電晶體Q1、Q3的基極之間串聯連接了2個寄生二極體D1、D2。串聯連接的寄生二極體的數目每增加1個，可將寄生電晶體Q1、Q3的發射極-集電極間電壓和發射極-基極間電壓就減小約0.5伏。由此，可進一步減小電流I1、I2的值。
例如，如果能將寄生電晶體Q1、Q3的發射極-基極間電壓降低到小於等於0.5伏，就能將該寄生電晶體Q1、Q3維持在截止區中，由此，即使各電源電位的關係成為VCC＞VDD且VSS＜VEE，寄生電晶體Q1、Q3也不導通。因而，電流I1、I2完全不流動。
這樣，按照本實施方式，與第2實施方式相比，可進一步減小起因於寄生電晶體的電流或可使其為零。因而，按照本實施方式，可非常有效地防止半導體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
第4實施方式其次，使用圖7和圖8說明與本發明有關的半導體集成電路的第4實施方式。
圖7是示出與本實施方式有關的半導體集成電路的一例的剖面圖。在圖7中，附以與圖5相同的符號的結構要素分別示出了與圖5相同的結構要素。
如圖7中所示，在本實施方式中，在N型高濃度雜質區202與電源線VDD之間設置電阻401。作為電阻401，例如可使用布線電阻。
圖8是在圖7中示出的寄生電晶體電路的等效電路。如圖8中所示，在本實施方式的半導體集成電路中，在寄生二極體D1的負極與寄生電阻元件R2之間形成電阻元件R5。根據圖7中示出了電阻401來形成該電阻R5。在本實施方式中，如果各電源電位的關係成為VCC＞VDD且VSS＜VEE，寄生電晶體Q1、Q2、Q3導通，則寄生電晶體Q1、Q3的集電極-發射極間電壓和發射極-基極間電壓與合成電阻R2+R5的值成比例地上升。
在上述的第3實施方式中，只用串聯連接的寄生二極體的個數調整了寄生電晶體Q1、Q3的發射極-基極間電壓。因此，只能以約0.5伏的單位調整該發射極-基極間電壓。與此不同，在本實施方式中，由於設置了電阻元件R5，故可進行小於等於0.5伏的電位調整。因而，與第3實施方式相比，可流過進一步減少流過寄生電晶體Q1、Q3的電流I1、I2。
這樣，按照本實施方式，由於有意識地設置了電阻R5，故與第3實施方式的情況相比，可容易地抑制起因於寄生電晶體的電流。因而，按照本實施方式，可非常有效地防止半導體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
第5實施方式其次，使用圖9和圖10說明與本發明有關的半導體集成電路的第5實施方式。在上述的各實施方式中，通過有意識地形成PNP型的寄生雙極型電晶體Q3來抑制了流過寄生雙極型電晶體Q1、Q2的電流，但在本實施方式中，通過有意識地形成NPN型的寄生雙極型電晶體來抑制流過寄生雙極型電晶體Q1、Q2的電流。
圖9是示出與本實施方式有關的半導體集成電路的一例的剖面圖。在圖9中，附以與圖1相同的符號的結構要素分別示出了與圖1相同的結構要素。
如圖9中所示，在P型半導體襯底101的表面上形成了1個P型高濃度雜質區501和2個N型雜質區502、503。
此外，在P型半導體襯底101形成了N阱區504、507。在N阱區504內形成P型雜質區505和N型高濃度雜質區506。在N阱區507內形成P型雜質區508和N型高濃度雜質區509。
將P型雜質區505連接到電源線VEE上。將N型高濃度雜質區506經布線圖形連接到P型雜質區508上。再者，將N型高濃度雜質區509經布線圖形連接到P型雜質區501和N型雜質區502上。將N型雜質區503連接到電源線VSS上。
如圖9中所示，雜質區501、502、503以寄生的方式形成NPN型的雙極型電晶體Q4。此外，N阱區504內的雜質區505、506以寄生的方式形成二極體D3，N阱區507內的雜質區508、509以寄生的方式形成二極體D4。將二極體D3的正極連接到電源線VEE和寄生電阻R3的一端上。將二極體D3的負極連接到二極體D4的正極上。此外，將二極體D4的負極連接到寄生電晶體Q4的集電極上，並且經寄生電阻R4連接到寄生電晶體Q2、Q4的基極上。
再有，以寄生的方式形成的二極體的個數可以大於等於3個。
圖10是在圖9中示出的寄生電晶體電路的等效電路。以下，使用圖10來說明在半導體襯底101內以寄生的方式形成的電路的工作。
在正常的工作中，電源電位VCC、VDD、VSS、VEE的關係成為VCC＜VDD和VSS＞VEE，寄生電晶體Q1、Q2截止。此外，在VSS＜VEE的情況下，由於基極電位比發射極電位低，故寄生電晶體Q4也截止。因此，這些寄生電晶體Q1、Q2、Q4不對半導體集成電路的工作產生影響。
另一方面，在半導體晶片的電源上升時，如果各電源電位的關係成為VCC＞VDD且VSS＜VEE，則PNP型的寄生電晶體Q1的發射極電位比基極電位高而導通，NPN型的寄生電晶體Q2、Q4的基極電位比發射極電位高而導通。由此，在寄生電晶體Q1、Q2、Q4中流過電流I3、I4。如果流過電流I3，則在寄生電阻R3的兩端產生端子間電壓。在此，電壓VCC已被施加並固定且電壓VEE是不確定的。因此，在寄生電阻R3的兩端產生了端子間電壓時，端子T3(參照圖10)的電位不變化，端子T4的電位下降了該端子間電壓的部分。因而，寄生電晶體Q2、Q4的基極電位也隨著該端子間電壓而下降。另外，由於設置了寄生二極體D3、D4，寄生電晶體Q4的基極電位比端子T4的電位低了約1.0伏。由此，由於可將寄生電晶體Q4的發射極-集電極間電壓和發射極-基極間的電壓抑制得較低，故可將電流I3的值抑制得較小。此外，由於寄生電晶體Q2與寄生電晶體Q4成為一對，構成了恆定電流電路，故如果電流I3的值變小，則電流I4的值也變小。
這樣，根據本實施方式，可抑制起因於寄生電晶體的電流。因而，可防止半導體集成電路的工作開始不良或消耗電流的增大、電路破壞等。
再有，在本實施方式中，與上述的實施方式3同樣，有意識地形成了2個寄生二極體D3、D4，但也可與上述的實施方式2同樣地只形成1個寄生二極體，也可形成大於等於3個的寄生二極體。進而，也可與上述的實施方式1同樣地不形成寄生二極體。另外，也可與上述的實施方式4同樣地將用於微調整寄生電晶體Q4的發射極-基極間電壓的電阻連接到P型雜質區505上。
權利要求
1.一種半導體集成電路，其特徵在於，具備具有第1導電類型的阱區的第2導電類型的半導體襯底；第1場效應電晶體，具有形成在上述阱區的表面上且被連接到第1電源線上的第2導電類型的第1雜質區、形成在該阱區的表面上的第2導電類型的第2雜質區、以及隔著絕緣膜形成在被該第1、第2雜質區夾在中間的區域上的第1柵電極；第1導電類型的阱電位用高濃度雜質區，形成在上述阱區的表面上且被連接到第2電源線上；第2場效應電晶體，具有形成在上述半導體襯底的第2導電類型區域的表面上且被連接到第3電源線上的第1導電類型的第3雜質區、形成在該第2導電類型區域的表面上的第1導電類型的第4雜質區、以及隔著柵絕緣膜形成在被該第3、第4雜質區夾在中間的區域上的第2柵電極；第2導電類型的襯底電位用高濃度雜質區，形成在上述第2導電類型區域的表面上且被連接到第4電源線上；以及雙極型電晶體，具有第1導電類型的基極和第2導電類型的集電極、發射極，該基極和該集電極被連接到上述阱電位用高濃度雜質區上且該發射極被連接到上述第1電源線上。
2.如權利要求1中所述的半導體集成電路，其特徵在於由形成在上述半導體襯底的表面上的1個第1導電類型雜質區和2個第2導電類型雜質區以寄生的方式形成了上述雙極型電晶體。
3.如權利要求1或2中所述的半導體集成電路，其特徵在於還具備用於在上述雙極型電晶體的上述集電極與上述阱電位用高濃度雜質區之間產生電位差的1級或多級的二極體。
4.如權利要求1～3中的任一項中所述的半導體集成電路，其特徵在於通過將上述二極體的個數設定為適當的數目來調整了上述雙極型電晶體的基極-發射極間的電壓，以使上述雙極型電晶體置於截止區中。
5.如權利要求1～4中的任一項中所述的半導體集成電路，其特徵在於還具備用於調整上述雙極型電晶體的上述集電極與上述阱電位用高濃度雜質區之間的阻值的電阻。
6.一種半導體集成電路，其特徵在於，具備具有第1導電類型的阱區的第2導電類型的半導體襯底；第1場效應電晶體，具有形成在該阱區的表面上且被連接到第1電源線上的第2導電類型的第1雜質區、形成在該阱區的表面上的第2導電類型的第2雜質區、以及隔著絕緣膜形成在被該第1、第2雜質區夾在中間的區域上的第1柵電極；第1導電類型的阱電位用高濃度雜質區，形成在該阱區的表面上且被連接到第2電源線上；第2場效應電晶體，具有形成在上述半導體襯底的第2導電類型區域的表面上且被連接到第3電源線上的第1導電類型的第3雜質區、形成在該第2導電類型區域的表面上的第1導電類型的第4雜質區、以及隔著柵絕緣膜形成在被該第3、第4雜質區夾在中間的區域上的第2柵電極；第2導電類型的襯底電位用高濃度雜質區，形成在上述第2導電類型區域的表面上且被連接到第4電源線上；以及雙極型電晶體，具有第2導電類型的基極和第1導電類型的集電極、發射極，該基極和該集電極被連接到上述襯底電位用高濃度雜質區上且該發射極被連接到上述第3電源線上。
7.如權利要求6中所述的半導體集成電路，其特徵在於由形成在上述半導體襯底的表面上的1個第2導電類型雜質區和2個第1導電類型雜質區以寄生的方式形成了上述雙極型電晶體。
8.如權利要求6或7中所述的半導體集成電路，其特徵在於還具備用於在上述雙極型電晶體的上述集電極與上述襯底電位用高濃度雜質區之間產生電位差的1級或多級的二極體。
9.如權利要求6～8中的任一項中所述的半導體集成電路，其特徵在於通過將上述二極體的個數設定為適當的數目，調整了上述雙極型電晶體的基極-發射極間的電壓，以使上述雙極型電晶體置於截止區中。
10.如權利要求6～9中的任一項中所述的半導體集成電路，其特徵在於還具備用於調整上述雙極型電晶體的上述集電極與上述襯底電位用高濃度雜質區之間阻值的電阻。
全文摘要
本發明的課題是在CMOS結構的倒相電路中抑制起因於寄生電晶體的電流。如果在N阱區(102)的表面上形成由P型源區(103)、P型漏區(104)和柵電極(105)構成的PMOS電晶體和阱電位用N型高濃度雜質區(107)，而且，在P型半導體襯底(101)的表面上形成由N型源區(108)、N型漏區(109)和柵電極(110)構成的NMOS電晶體和襯底電位用P型高濃度雜質區(112)，則形成由雙極型電晶體(Q1、Q2)和電阻(R1～R3)構成的寄生電路。在本發明中，通過在N阱區(112)中設置N型高濃度雜質區(114)和P型雜質區(115、116)，有意識地形成寄生電晶體(Q3)，由此，抑制在電源上升時各電源電位的關係為VCC＞VDD且VSS＜VEE時的電流產生。
文檔編號H01L27/08GK1838413SQ20061000241
公開日2006年9月27日 申請日期2006年1月27日 優先權日2005年3月25日
發明者長友茂 申請人:衝電氣工業株式會社