解碼單元和存貯單元的製作方法
2023-06-26 03:08:31 1
專利名稱：解碼單元和存貯單元的製作方法
技術領域：
本發明涉及解碼單元和存貯單元，特別是涉及當從已按標記緣記錄系統進行記錄的記錄介質複製信息時所使用的解碼單元以及具有這種解碼單元的存貯單元。
按照常規的記錄系統，記錄在記錄介質上的標記的中央部分代表數據值。相反，按照標記緣記錄系統，記錄在記錄介質上的標記的邊緣部分代表數據值。因此，每常規的記錄系統相比，標記緣記錄系統能夠在高密度記錄介質上記錄信息。因而認為標記緣記錄系統是適用於光碟例如光磁碟的記錄系統。
例如，在「關於90mm盒式光碟的數據交換(Data Interchangeon 90mm Optical Disk Cartridges)」(ISO/IEC JTC1/SC23N705，1.23.06Draft 2 DEC.1994)中提出了按照標記緣記錄系統在和從光碟上記錄和複製信息的標準。在本說明書中將省略有關該推薦標準的詳細說明而僅僅進行簡短的介紹。按照這個推薦的標準，光碟邏輯軌道上的扇區按順序從0計數，並且應用
圖1A～1C中所示的扇區布局。
圖1A示出了已預先格式化的扇區頭標，圖1B示出了由512位元組構成用戶字節時的扇區格式，圖1C示出了由2048位元組構成用戶字節時的扇區格式。在圖1A～1C中，SM代表指示扇區起始位置的扇區標記，VFO1，VFO2和VFO3分別代表VFO同步欄位，AM代表具有不在掃描寬度限制(RLL)碼中產生的叫做RLL(1，7)的位圖案的地址標記，ID1和ID2分別代表識別(ID)欄位，PA代表後同步碼，PFH代表予先格式化的頭標，G代表間隔，RF代表記錄欄位，S代表同步欄位，DF代表數據欄位，B代表緩衝欄位並且每一欄位下所示的數字指示字節數。
用於上述推薦標準的RLL(1，7)調製碼不容易受噪聲的影響，並且在從光碟複製信息時能夠獲取大的數據檢測餘量，為此，與常規系統相比，該推薦的標準有更多的優越性。
可是，當按照標記緣記錄系統將數據記錄在如光碟這樣的記錄介質上時，根據數據複製時限制電平的改變，被檢測的上升邊緣脈衝和下降邊緣脈衝分別沿不同方向傳送。因而，在設置限制電平時因邊緣檢測脈衝的不穩定而產生誤差。
為了防止在設置限制電平中產生誤差，可以在用於上升邊緣側和下降邊緣側的標記緣複製電路中提供獨立的相位鎖定(PLL)電路，並在判別以後在上升邊緣側和下降邊緣側合成輸出。
但是，在具有兩個獨立的PLL的電路的PLL判別電路中存在這樣的問題，即具有不穩定相位的兩個時鐘必須用正確的相位合成並且由故障等引起的PLL電路的時鐘漂移也必須相應於這兩個PLL電路進行校正。
本發明的總的目的是提供能消除上述缺陷的新穎並且有效的解碼單元和存貯單元。
本發明的另一個更具體的目的是提供這樣一種解碼單元，即該解碼單元對從記錄介質複製並經相互獨立同時以基本上相同的頻率振蕩的第一鎖相環(PLL)裝置和第二鎖相環(PLL)裝置所獲得的數據進行解碼，其中，該記錄介質利用通過能生成有D.C成分的圖案的予定調製碼編碼的數據進行轉換所獲得的脈衝寬度調製(PNM)數據進行記錄，該解碼單元包括用於順序地存貯經第一PLL裝置獲得的PNM數據的正極性數據部分和經第二PLL裝置獲得的PNM數據的負極性數據部分的第一存貯裝置，用於延遲正極性數據部分的第一延遲裝置，用於延遲負極性數據部分的第二延遲裝置，用於順序地存貯經第一延遲裝置獲得的被延遲的正極性數據部分和經第二延遲裝置獲得的被延遲的負極性數據部分的第二存貯裝置，用於與經第一PLL裝置獲得的第一同步地時鐘控制第一存貯裝置的讀寫定時和第一延遲裝置的輸入輸出定時的控制裝置，該控制裝置還用於與經第二PLL裝置獲得的第二時鐘同步地控制第二存貯裝置的寫入定時和第二延遲裝置的輸入定時以及與第一時鐘同步地控制第二存貯裝置的讀出定時和第二延遲裝置的輸出定時和對從第一和第二存貯裝置順序地讀出的數據進行解碼操作的解碼器。按照本發的解碼單元，對相應於數據再現時能獲得大的限制電平餘量的PLL判別電路的兩個PLL電路的數據準確地進行合成是可能的，而且，可以通過使用再同步字節的兩個獨立的PLL電路校正時鐘飄移。因此，該解碼單元能夠提高數據再現的穩定性和可靠性。
本發明的再一個目的是提供包括從記錄介質複製數據的再現裝置的存貯單元，該記錄介質利用通過能生成有D.C成份的圖案的予定調製碼編碼形成的數據進行轉換所獲得的脈衝寬度調製(PNM)數據進行記錄，該存貯單元還包括接收由再現裝置再現的數據的第一鎖相環(PLL)裝置和第二鎖相環(PLL)裝置，該第一和第二PLL裝置相互獨立並基本上以相同頻率振蕩。以及對經第一和第二PLL裝置獲得的數據進行解碼的解碼單元。該解碼單元包括用於順序地存貯經第一PLL裝置獲得的PNM數據的正極性數據部分和經第二PLL裝置獲得的PNM數據的負極性部分的第一存貯裝置，用於延遲正極性數據部分的第一延遲裝置，用於延遲負極性數據部分的第二延遲裝置，用於順序地存貯經第一延遲裝置獲得的被延遲的正極性數據部分和經第二延遲裝置獲得的被延遲的負極性數據部分的第二存貯裝置，用於與經第一PLL裝置獲得的第一時鐘同步地控制第一存貯裝置的讀寫定時和第一延遲裝置的輸入輸出定時的控制裝置，該控制裝置還用於與經第二PLL裝置獲得的第二時鐘同步控制第二存貯裝置的寫入定時和第二延遲裝置的輸入定時以及與第一時鐘同步地控制第二存貯裝置的讀定時和第二延遲裝置的輸出定時，和對從第一和第二存貯裝置順序地讀出的數據進行解碼的解碼器。按照本發明的存貯單元，對相應於數據再現時能獲得大的限制電平餘量的PLL判別電路的兩個PLL電路數據準確地進行合成是可能的。而且，可以通過使用再同步字節的兩個獨立的PLL電路校正時鐘漂移。因此，它能夠提高數據再現的穩定性和可靠性。
在下文結合附圖所作的詳細說明中，本發明的其他目的和進一步的特點將更加明顯。
圖1A、1B和1C分別是用於說明推薦標準的扇區布局的示圖。
圖2是用於說明輸入位到通道位的轉換的示圖。
圖3是用於說明當扇區由512位元組組成並且使用五路交錯誤差校正碼時在數據欄位內的記錄順序的示圖。
圖4是用於說明當扇區由2048位元組組成並且使用20路交錯誤差校正碼時在數據欄位內的記錄順序的示圖。
圖5是表示PPM數據、PWM數據和記錄在光碟上的標記的關係的示圖。
圖6是表示本發明存貯單元的實施例的一般結構的系統方框圖。
圖7是表示編碼器/解碼器的實施例的系統框圖。
圖8是圖7中所示的編碼器/解碼器的更詳細的局部系統框圖。
圖9的表示PDATA寫入控制計數器和校正FIFO的PDATA的實施例的系統框圖。
圖10的表示PDATA讀出控制計數器和校正FIFO的PDATA的實施例的系統框圖。
圖11是表示PDATA移位寄存器的實施例的系統框圖。
圖12是表示檢測PDATA的VFO的檢測器的實施例的系統框圖。
圖13是表示檢測PDATA的RS的檢測器的實施例的系統框圖。
圖14是表示NDATA寫入控制計數器和校正FIFO的NDATA的實施例的系統框圖。
圖15是表示NDATA讀出控制計數器和校正FIFO的NDATA的實施例的系統框圖。
圖16是表示NDATA移位寄存器的實施例的系統框圖。
圖17的表示檢測NDATA的VFO的檢測器的實施例的系統框圖。
圖18是表示檢測NDATA的RS的檢測器的實施例的系統框圖。
圖19是表示停機信號發生電路的實施例的系統框圖。
圖20的表示定時發生電路的實施例的系統框圖。
圖21是表示計算電路的實施例的系統框圖。
圖22是表示選擇電路的實施例的系統框圖。
圖23是表示負載值變化電路的實施例的系統框圖。
圖24是表示PDATA合成部分的實施例的系統框圖。
圖25是表示NDATA合成部分的實施例的系統框圖。
圖26是表示讀出信號合成部分的實施例的系統框圖。
按照上述推薦標準，數據欄位DF由用戶可以自由寫入數據的用戶數據字節、用用於誤差檢測的CRC碼寫入的循環冗餘碼校驗(CRC)字節、用用於錯誤校正的ECCs寫入的錯誤校正碼(ECC)字節和再同步(resynchroniging)(下文簡單地記為resync)字節。當由於大的故障或類似情況在數據字節中引起時鐘漂移時，通過執行再同步操作使所配備的該再同步字節能阻止上述錯誤在用戶字節中擴散。再同步字節具有分別由總計為2位元組的通道位組成的下面兩種再同步圖案RSA和RSB中的任何一種圖案，其中根據最接近的在先和在後的數據圖案使X和Y設置為「0」或「1」。這兩種再同步圖案RSA和RSB是不在RLL(1，7)調製碼中產生的圖案。
RSA 0X0 100 000 001 000 000100 00Y
RSB0X0 100 000 001 000 000 10100Y用於在光碟上的已格式化區域上記錄所有數據的RLL(1，7)調製碼被確定為如圖2所示的碼。圖2展示了當輸入位轉換為通道位時，「not 00」代表「01」、「10」或「11」，「X」代表值「0」或「1」、RLL(1，7)調製編碼從將被轉換的欄位的第一字節的第一位開始，在再同步區域之後，編碼從再同步字節的最後的兩個輸入位重新開始。
按照在圖3和圖4中所示的順序進行在數據欄位DF中的記錄，圖3示出了由512位元組組成的扇區以及ECC採用5路交錯時的情況。圖4示出了扇區由2048位元組組成的以及ECC採用20路交叉時的情況。在圖3和圖4中，從左到右，從頂到底進行記錄。此外，在圖3和圖4中的SB代表同步字節，D代表用戶字節，RS代表再同步字節，C代表用於CRC的檢驗字節，E代表用於ECC的檢驗字節和Fm代表FF字節。
根據圖3所示的情況，開始的104行包括0～4列的用戶字節、4FF字節和CRC的4檢驗字節，隨後的16行僅包括ECC的檢驗字節。另一方面，在圖4所示的情況中，開始的103行包括0～19列的用戶字節、8FF字節和用於CRC的4檢驗字節，隨後的16行僅包括用於ECC的檢驗字節。
按照上述推薦標準，在再同步圖案中「1」的總和可以從奇數變換為偶數或反過來從偶數變換為奇數，以減小在扇區數據欄位中數據圖案的D.C.電平波動。換句話說，選擇兩種再同步圖案RSA和RSB中的能抑制D.C.電平波動到最小值的一種圖案。
將被採用的再同步圖案用以下方式來確定。首先，將用脈衝位置調製(PPM)數據表示的通道位轉換為脈衝寬度調製(PWM)數據以簡化處理。例如，如果PPM數據是「…0010100010010…」，則將該PPM數據轉換為PWM數據「…0011000011100…」。然後，將PWM數據的邏輯值「0」看作「-1」，PWM數據的邏輯值「1」看作「+1」，並計算數據和值(DSV)。該DSV是PWM數據的邏輯值「1」的總數與PWM數據的邏輯值「0」的總數之差。圖5示出了PPM數據、PWM數據和這種情況下在光碟上記錄的標記之間的關係。在這種情況下，按DSVm＝(＋5－4＋8－5…)計算DSVm。如果在光碟上記錄信息的時候該DSVm為最小值，則將數據圖案的D.C.電平波動抑制到最小值是可能的。
再同步區域可劃分為兩部分(RS‖INV)，按照下列公式用PPM數據限定這兩個已劃分的部分。
RS＝0X010000000100000010INV＝000Y(INV1)或100Y(INV2)並且，可以用下列公式確定用戶數據，此時，該扇區為1024位元組，m＝1～N，N＝39，若扇區為512位元組時，N＝30。
VFO‖SYNC‖B0‖RS1‖INV1(OR INV2)‖B1‖RS2‖…‖INV1(OR INV2)‖Bm‖RSm＋1‖…‖INV1(OR INV2)‖BN確定函數DSV(Z)以使作為PPM數據流的變量(Z)依據在變量(Z)中最鄰近的在前數據的PNM數據的最後PWM狀態變為PWM DSV總和。
而且，利用下述算法以m步驟來選擇INV1和INV2。
P0＝DSV(VFO3‖SYNC‖B0‖RS1)
Pm＝Pm－1＋DSV(INV1‖Bm‖RSm＋1)或Pm＝Pm－1＋DSV(INV2‖Bm‖RSm＋1)選擇INV1或INV2為最小值｜Pm｜PN＝PN－1＋DSV(INV1‖BN)或PN＝PN－1＋DSV(INV2‖BN)選擇INV1或INV2為最小值｜Pm｜如果在扇區為1024位元組時假定N＝39，在扇區為512位元組時假定N＝30，則按照上述算法的過程要重複m＝1～N次。對再同步圖案RSA和RSB來說，｜Pm｜變為相同值，此時，選擇這兩個再同步圖案RSA和RSB中的第一個再同步圖案RSA。
如上所述，在將RLL(1，7)調製碼轉換為PWM數據時，根據在兩個數據塊間的再同步字節的再同步圖案中所包含的「1」的數量，在其後的數據塊中的PWM數據的「1」部分和「0」部分可互換。從而，在上述推薦標準中可以有效地利用這個特性以減小扇區內數據欄位中的數據圖案的D.C.電平波動。
例如，在重複NRZ數據中的「596」圖案的，即作為RLL(1，7)調製碼中1T/6T圖案的重複，圖案「…0101000000101000000101000000101000000…」的情況下，通過變換在再同步字節部分的PNM數據就可以有效地抑制數據圖案的D.C.電平波動。
圖6示出了本發明存貯單元的實施例的一般結構。在該實施例中，將本發明用於光碟單元。圖6所示的光碟單元通常包括如圖所示進行連接的SCSi協漢控制器(SPC)1、數據緩衝器2、格式化裝置(FMT)3、微處理器(MPu)4、ECC處理器(ECCP)5、編碼器/解碼器6、雷射二極體(LD)控制器7、包括雷射二極體(LD)8a和光電二極體(PD)8b的光學頭8、驅動光碟10轉動的主軸馬達9、讀出放大器12、VFO(PLL)電路13和14以及控制電路15。
通過SCSi接口將SPC1連接到如個＜計算機和工作站這樣的主機單元(未示出)，並控制SCSi協議。SPC1將數據從主機單元傳送到數據緩衝2並將數據從數據緩衝器2傳送到主機單元。MPu4通過對來自SPC1的指令進行分析來指示數據傳送，並通過控制電路15控制如光學頭傳動裝置(未示出)和主軸馬達傳動裝置(未示出)這樣的各個光碟單元的傳動裝置，以使光學頭8掃描光碟10上所要求的位置。並且，MPu4控制FMT3以傳送存貯在數據緩衝器2中並將被記錄在光碟10上的數據。ECCP5將ECC增加到將被記錄在光碟10上的數據中。
編碼器/計碼器6對經ECCP5接收的數據編碼，並控制經LD控制器7加在光學頭8的雷射二極體8a上的LD電流。編碼過程包括兩個編碼階段，首先將數據編為RLL(1，7)調製碼，然後將RLL(1，7)調製碼編為(或轉換為)PWM數據。由雷射二極體8a發射的雷射來照射在光碟10上，從而在光碟10上記錄了數據標記指示。
從另一方面來說，由光學頭8的光電二極體8b接收的經光碟10的雷射束被轉換為電流，該電流被放大並在施加到VEO電路13和14之前，在讀放大器12中被轉換為二進位信號。編碼器/解碼器6對來自相互獨立並基本上以相同頻率振蕩的VFO電路13和14的複製數據和時鐘輸出進行解碼操作。從VFO電路13和14輸出的數據分別是PWM數據的正極性數據部分和負極性數據部分，相應於正極性數據部分和負極性數據部分的時鐘分別從VFO電路13和14輸出。從而，分別從VFO電路13和14輸出的正極性數據部分和負極性數據部分是異步的(或不同步的)。
按照本發明的存貯單元，其特徵在於具有如圖6所示的編碼器/解碼器6以及公知電路或類似電路可用於除編碼器/解碼器6之外的部分。例如，可以用半導體晶片MB86506來獲得由SPC1、FMT3和ECCP5組成的部分，可以用半導體晶片68302來獲得MPu4部分。
圖7示出了編碼器/解碼器6的實施例。在圖7中，半導體晶片20相當於半導體晶片MB86506，半導體晶片21相當於圖6中示出的編碼器/解碼器6的解碼器部分。該半導體晶片21表示按照本發明的解碼單元的實施例。
為方便起見，假定在使在後面說明的圖7和圖8中，讀出放大器部分12A包括讀出放大器12和圖6中示出的VFO電路13和14。
在圖7中，半導體晶片21包括如圖所示進行連接的P和N數據寄存器部分31、用於相位同步或數據校正的先進先出(FIFO)部分32、VFO和再同步圖案(RS)檢測部分33、P和N數據寫入控制計數器部分34、P和N數據讀出控制計數器部分35、識別(ID)讀出信號發生電路36、窗口發生電路37、地址標記(AM)檢測電路38、移位寄存器部分39、用於RLL(1，7)解碼的FIFO部分40，移位寄存器部分41、同步欄位(SYNC)檢測電路42、RLL(1，7)解碼器43、RS計數器44、RS檢測電路45、串聯——並聯(S/D)轉換電路46，時鐘頻率分配器47和控制信號發生電路48。
根據來自圖6中所示的光學頭8的再生信號，由該讀出放大部分12A輸出PWM數據的正極性數據段(下文稱為數據段PDATA)、PWM數據的負極性段(下文稱為數據段NDATA)、相對於數據段PDATA的時鐘PCC、相對於數據段NDATA的時鐘NCC和幅度檢測信號RFENV。數據段PDATA和時鐘PCC以及NCC被加在FIFO部分32。另一方面，時鐘PCC和NCC也被加在P和N數據寫入控制計數器部分34及P和N數據讀控制計數器部分35。而且，數據段PDATA和NDATA以及時鐘PCC和NCC也被加在移位寄存器部分39上。幅度檢測信號REFNV被加在ID讀出信號發生電路36上。
從該讀出放大器部分12A也輸出ID部分的讀出信號IDRDGT、光磁碟(MO)部分的讀出信號DFRDGT、ID脈衝IDPL和MD脈衝MOPL，並將這些信號加在控制信號發生電路48上。控制信號發生電路48根據從讀出放大器部分12A接收的這些信號產生各種控制信號。控制信號發生電路48輸出靜噪啟動信號MUTEEN、PLL增益控制信號PLLGAIN和相對於讀出放大器部分12A的那些信號。控制信號發生電路48也產生FIFO啟動信號並將該FIFO啟動信號加在FIFO部分32上。
窗口發生電路37從半導體晶片20接收對應於AM和SYNC的指示窗口的信號AMSYNCWI。
圖8更詳細地示出了相應於圖7中的單元31～35和39～41的部分。圖8中，PDATA移位寄存器31-1和NDATA移位寄存器31-2對應於P和N移位寄存器部分31。PDATA校正FIFO32-1和NDATA校正FIFO32-2對應於FIFO部分32。用於檢測數據段PDATA的VFO的VFO檢測器33-1、用於檢測數據段NDATA的VFO的VFO檢測器33-2、用於檢測數據段PDATA的RS的RS檢測器33-3、用於檢測數據段NDATA的RS的RS檢測器33-4、停機信號發生電路33-5、定時發生電路33-6、計算電路33-7、選擇電路33-8和加載值改變電路33-9對應於VFO和RS檢測部分33。PDATA寫入控制計數器34-1和NDATA寫入控制計數器34-2對應於P和N寫入控制計數器部分34。PDATA讀出控制計數器35-1和NDATA讀出控制計數器35-2對應於P和N讀出控制計數器部分35。而且，由PDATA合成部分40-1、NDATA合成部分40-2和讀出信號合成部分40-3組成的單元相對於由移位寄存器部分39、FIFO部分40和移位寄存器部分41組成的單元。
PDATA移位寄存器31-1順序地進行對數據段PDATA的移位操作，然後將移位後的數據段PDATA加在VFO檢測器33-1和RS檢測器33-3上以檢測數據段PDATA的VFO和RS。同樣地，WDATA移位寄存器31-2順序地進行對數據段NDATA的移位操作，並將移位後的數據段NDATA加在VFO檢測器33-2和RS檢測器33-4上以檢測數據段NDATA的VFO和RS。來自VFO檢測器33-1和33-2的VFO檢測結果供給停機信號發生電路33-5，來自RS檢測器33-3和33-4的RS檢測結果供給定時發生電路33-6。根據VFO檢測結果，停機信號發生電路33-5產生VFO窗口和響應於VFO檢測而停止讀出控制的停機信號。停機信號供給讀出控制計數器35-1和35-2。定時發生電路33-6產生鎖存RS的鎖存信號、在校正NDATA讀出控制計數器35-2時指示加載值產生定時的定時信號以及響應於RS檢測而指示重新加載定時的定時信號。鎖存信號供給計算電路33-7，定時信號供給加載值改變電路33-9。
計算電路33-7的利用相對於數據段PDATA的RS(下文稱為P-RS)和數據段NDATA的RS(下文稱為N-RS)的鎖存信號，計算當產生N-RS定時超前於P-RS定時時的誤差量以及當產生N-RS定時滯後於P-RS定時時的誤差量。選擇電路33-7對N-RS產生定時是否超前或滯後於P-RS的產生定時進行判斷。如果判斷為超前，就相對N-RS的產生定時超前的情況選擇誤差量；如果判斷為滯後，就相對N-RS產生定時滯後的情況選擇誤差量。所選擇的誤差量供給負載值改變電路33-9。負載值改變電路33-9將N-RS產生定時相對於P-RS的產生定時的誤差量加在NDATA讀出控制計數器35-2的所計數的值上，並將NDATA讀出控制計數器35-2的加載值變為所增加的結果。
PDATA寫入控制計數器34-1時來自讀出放大器部分12A的時鐘PCC進行計數並將計數值提供給PDATA校正FIFO32-1和PDATA合成部分40-1。來自讀出放大器部分12A的數據段PDATA供給PDATA校正FIFO32-1和PDATA合成部分40-1。另一方面，NDATA寫入控制計數器34-2對來自讀出放大器部分12A的時鐘NCC進行計數並將計數值提供給NDATA校正FIFO32-2和NDATA合成部分40-2。來自讀出放大器部分12A的數據段NDATA供給NDATA校正FIFO32-2和NDATA合成部分40-2。
PDATA讀出控制計數器35-1對來自讀出放大器部分12A的時鐘PCC進行計數，並將計數值提供給PDATA校正FIFO32-1和PDATA合成部分40-1。另一方面，NDATA讀出控制計數器35-2對來自讀出放大部分12A的時鐘NCC進行計數，並將計數值提供給NDATA校正FIFO32-2和加載值改變電路33-9。
PDATA合成部分40-1包括用於延遲數據段PDATA的移位寄存器和用於合成數據段PDATA的PDATA合成FIFO。NDATA合成部分40-2包括用於延遲數據段NDATA的移位寄存器和用於合成數據段NDATA的NDATA合成FIFO。讀出信號合成部分40-3合成從PDATA和NDATA合成部分40-1和40-2的PDATA和NDATA合合FIFO讀出的信號，並將合成的數據提供給如圖7中所示的解碼器43。
下面，參照圖9——26更詳細地說明圖8中的各部分。圖9-13示出了相對於數據段PDATA所配備的電路部分，圖14-18示出了相對於數據段NDATA所配備的電路部分。圖19示出了停機信號發生電路33-5，圖20示出了定時發生電路33-6。圖21示出了計算電路33-7，圖22示出選擇電路33-8。圖23示出了加載值改變電路33-9，圖24示出了PDATA合成部分40-1。圖25示出了NDATA合成部分40-2，圖26示出了讀出信號合成部分40-3。
圖9是PDATA寫入控制計數器34-1和PDATA校正FIFO32-1的實施例。在圖9中，PDATA寫入控制計數器34-1包括如圖所示進行連接的D-型觸發器341和342。OR電路、計數器344、反相器345和解碼器346。另一方面，PDATA校正FIFO32-1的一部分包括如圖中所示進行連接的AND電路321-1至321-8和D-型觸發器322-1至322-8。
觸發器341具有用以提供鎖定NCC的時鐘輸入端CK、用以提供5V固定電源電壓的數據輸入端D、用以提供用其高電平指示讀出啟動的讀出啟動信號的清除端CL。觸發器342具有用以提供時鐘PCC的時鐘輸入端CK、用以提供5V固定電源電壓的數據輸入端D和用以提供觸發器341的Q-輸出的清除端CL。下文中將作為啟動信號P-FIFO-EN進行說明的觸發器341的Q-輸出供給在圖10和20中所示的電路。而且，下文中將作為啟動信號N-FIFO-EN進行說明的觸發器342的Q-輸出供給在圖14和15中所示的電路。OR電路343和計數器344的啟動端EN。
OR電路343經反相器345接收計數器344的進位輸出CO，並且將其輸出加在計數器344的負載端LD。時鐘PCC加在計數器344的時鐘輸入端CK。包括計數器344的進位輸入端C1的加載值輸入端都接在5V電源電壓或地端。解碼器346將計數器344的3位輸出轉換為8位，然後，將解碼器346的輸出位-WRITE-OK-FF1-PPC至-WRITE-OK-FF8-PCC提供給圖24中所示的電路和相應的AND電路321-1至321-8。AND電路321-1至321-8將時鐘PCC分別與相應的解碼器346的輸出位-WRITE-OK-FF1-PPC至-WRITE-OK-FF8-PCC相加，並將所加結果提供給相應的觸發器322-1至322-8的時鐘輸入端。將數據段PDATA提供給觸發器322-1至322-8的數據輸入端D，然後將觸發器322-1至322-8的QB-輸出位-FF1-PDATA至-FF8-PDATA提供給圖10所示的電路。
圖10是PDATA讀出控制計數器35-1和PDATA校正FIFO32-1的實施例。在圖10中的PDATA讀出控制計數器35-1包括如圖所示進行連接的AND電路351、OR電路352、計數器353、反相器354和解碼器355。另一方面，PDATA校正FIFO32-1的一部分包括如圖所示進行連接的AND電路323-1至323-8和OR電路324。
AND電路351接收來自圖9所示電路的啟動信號P-FIFO-EN和來自下文將介紹的圖19所示電路的停機信號-PDATA-READ-CNT-STOP-VFO。該AND電路351的輸出提供給計數器353的啟動端EN。OR電路352接收啟動信號P-FIFO-EN和計數器353的進位輸出CO，然後將OR電路352的輸出提供給計數器353的負載端LD。時鐘PCC供給計數器353的時鐘輸入端CK。包括計數器353的進位輸入端C1在內的加載值輸入端連接在5V電源或地，解碼器355將計數器353的3位輸出轉換為8位，然後，將解碼器355的輸出位-READ-OK-FF1-PCC至-READ-OK-FF8-PCC提供給相應的AND電路323-1至323-8。AND電路323-1至323-8將解碼器346的相應輸出位-READ-OK-FF1-PCC至-READ-OK-FF8-PCC分別與在圖9所示電路中的相應的觸發器322-1至322-8的QB-輸出位-FF1-PDATA至-FF8-PDATA相加，並將所加的結果提供給OR電路324。OR電路324的輸出READ-FF-PDATA-BY-PCC供給下文將介紹的圖11所示的電路。
圖11是PDATA移位寄存器31-1的實施例。圖11中的PDATA移位寄存器31-1包括如圖所示進行連接的D-型觸發器311-0至311-17。時鐘PCC輸入到觸發器311-0至311-17的輸入端CK。在圖10中所示的PDATA校正FIFO32-1的OR電路324的輸出READ-FF-PDATA-BY-PCC輸入到在第一級中的觸發器311-0的數據輸入端D。觸發器311-0至311-16的Q-輸出分別輸入在緊隨其後的級中的觸發器的數據輸入端D。觸發器311-0至311-17的Q-輸出PDATA-FROM-FF(00)至PDATA-FROM-FF(17)提供給下文將介紹的在圖12和13中示出的電路。
圖12是檢測數據段PDATA的VFO的VFO檢測器33-1的實施例。在圖12中的VFO檢測器33-1包括異一或邏輯電路331-1和AND電路331-2。在圖11中示出的觸發器311-0至311-10的輸出PDATA-FROM-FF(00)至PDATA-FROM-FF(10)和數據段PDATA的VFO比較位圖案RAW-VFO-PTN-PDATA(00-10)被輸入到異一或邏輯電路331-1。VFO比較位圖案RAW-VFO-PTN-PDATA(00-10)為「100001000100」。異或邏輯OR電路331-1的輸出與從下文將介紹的圖19所示的電路中接收的並用於檢測VFO的窗輸出VFO-WINDOW一起提供給AND電路331-2。AND電路331-2的輸出PDATA-VFO-PULSE提供給圖19所示的電路。
圖13是檢測數據段PDATA的RS的RS檢測器33-3的實施例。圖13中的RS檢測器33-3包括異或邏輯電路333-1和333-2、AND電路333-3和333-4以及OR電路333-5。在圖11中示出的觸發器311-0至311-17的輸出PDATA-FROM-FF(00)至PDATA-FROM-FF(17)和數據段PDATA的一個RS比較位圖案RAW-RESYNC-PIN1-PDATA(00-17)被輸入到異或邏輯電路333-1。該RS比較位圖案RAW-RESYNC-PTN1-PDATA(00-17)為「010000000000000010」異或邏輯電路333-1的輸出被輸入到AND電路333-3。另一方面，在圖11中示出的觸發器311-0至311-17的輸出PDATA-FROM-FF(00)至PDATA-FROM-FF(17)和另一個RS比較位圖案RAW-RESYNC-PTN2-PDATA(00-17)被輸入到異或邏輯電路333-2。該另一個RS比較位圖案RAW-RESYNC-PTN2-PDATA(00-17)為「000000001000000000」。異或邏輯電路333-2的輸出被輸入到AND電路333-4。AND電路333-3的輸出P-RESYNC-DETECT-PATTERN1-PULSE和ADN電路333-4的輸出P-RESYNC-DETECT-PATTERN2-PULSE被輸入到OR電路333-5。OR電路333-5的輸出-P-RESYNC-DETECT-RATTERN-PULSE提供給下文將介紹的在圖20中示出的電路。
圖14是NDATA寫入控制計數器34-2和NDATA校正FIFO32-2的實施例。圖14中的NDATA寫入控制計數器34-2包括如圖所示進行連接的OR電路340、計數器347、反相器348和解碼器349。另一方面，NDATA校正FIFO32-2的部分包括如圖所示進行連接的AND電路325-1至325-8和D型觸發器326-1至326-8。
OR電路340接收來自圖9所示的觸發器341的啟動信號N-FIFO-EN和經反相器348的計數器347的進位輸出CO，然後將輸出提供給計數器347的負載端LD。時鐘NCC提供給計數器347的時鐘輸入端CK。包括計數器347的進位輸入端C1的加載值輸入端被連接到5V電源或地。解碼器349將計數器347的3位輸出轉換為8位，然後將解碼器349的輸出位-WRITE-OK-FF1-NCC至-WRITE-OK-FF8-NCC提供給圖25中示出的電路和相應的AND電路325-1至325-8。AND電路325-1至325-8分別將時鐘NCC和解碼器349相應的輸出位-WRITE-OK-FF1-NCC至-WRITE-OK-FF8-NCC相加，並將所加結果提供給相應的觸發器326-1至326-8的時鐘輸入端。數據段NDATA被提供給觸發器326-1至326-8的數據輸入端D，觸發器326-1至326-8的QB輸出位-FF1-NDATA至-FF8-NDATA被提供給圖15中示出的電路。
圖15的NDATA讀出控制計數器35-2和NDATA校正FIFO32-2的實施例。圖15中的NDATA控制計數器35-2包括如圖所示進行連接的AND電路350、OR電路356、計數器357、反相器358和解碼器359。另一方面，NDATA校正FIFO32-2的部分包括如圖所示進行連接的AND電路327-1至327-8和OR電路328。
AND電路350接收來自圖9中所示電路的啟動信號W-FIFO-EN和來自下文將介紹的圖19中所示電路的停機信號-NDATA-READ-CNT-STOP-VFO。AND電路350的輸出提供給計數器357的啟動端EN。OR電路356接收啟動信號N-FIFO-EN、來自下文將介紹的圖20中所示電路的輸出-RD-CNTL-CNT-RELOAD-PLS和徑反相器358的計數器357的進位輸出CO。OR電路356的輸出提供給計數器357的負載端LD。時鐘PCC提供給計數器357的時鐘輸入端CK。包括計數器357的進位輸入端C1在內的兩個負載值輸入端被連接到5V電源，而其它負載輸入端接收來自下文將介紹的圖23中所示電路的輸出RD-CNTLCNT-LD-VALUE-N-0至RD-CNTLCNT-LD-VALUE-N-3。解碼器359將來自計數器357的3位RD-CNT-BIT0-NCC至RD-CNT-BIT3-NCC輸出轉換為8位，並且，將解碼器359的輸出位-READ-OK-FF1-NCC至-READ-OK-FF8-NCC提供給相應的AND電路327-1至327-8。來自計數器357的3位RD-CNT-BIT0-NCC至RD-CNT-BIT3-NCC輸出也被提供給下文將介紹的圖23所示的電路。AND電路327-1至327-8分別將解碼器359的相應輸出位-READ-OK-FF1-NCC至-READ-OK-FF8-NCC與在圖14所示電路中的相應觸發器326-1至326-8的QB輸出位-FF1-NDATA至-FF8-NDATA相加。OR電路328的輸出READ-FF-NDATA-BY-PCC被提供給下文將介紹的圖16中所示的電路。
圖16的NDATA移位寄存器31-2的實施例。圖16中的NDATA移位寄存器31-2包括如圖所示進行連接的D型觸發器312-0至312-17。時鐘PCC被輸入到觸發器312-0至312-17的輸入端CK。圖15中示出的NDATA校正FIFO32-2的OR電路32-8的輸出READ-FF-NDATA-BY-PCC被輸入到在第一級中的觸發器的數據輸入端D。觸發器312-0至312-16的Q輸出分別被輸入到在緊隨其後的級中的觸發器的輸入端D。觸發器312-0至312-17的Q輸出NDATA-FROM-FF(00)至NDATA-FROM-FF(17)提供給下文將介紹的圖17和18中所示的電路。
圖17是檢測數據段NDATA的VFO的VFO檢測器33-2的實施例。圖17中的VFO檢測器33-2包括異或(EOR)邏輯電路332-1和AND電路332-2。圖16中所示的觸發器312-0至312-10的輸出NDATA-FROM-FF(00)至NDATA-FROM-FF(10)和數據段NDATA的VFO的比較位圖案RAW-VFO-PTN-NDATA(00-10)被輸入到異或邏輯電路332-1。VFO比較位圖案RAW-VFO-PTN-NDATA(00-10)為「00100010001」。異或邏輯電路322-1的輸出與用於檢測VFO並接收來自下文將介紹的圖19所示的電路的窗輸出VFO-WINDOW一起被提供給AND電路。AND電路332-2的輸出NDATA-VFO-PULSE提供給圖19中所示的電路。
圖18是檢測數據段NDATA的RS的RS檢測電路33-4的實施例。圖18中的RS檢測器33-4包括異或邏輯電路334-1和334-2、AND電路334-3和334-4以及OR電路334-5。圖16中所示的觸發器312-0至312-17的輸出NDATA-FROM-FF(00)至NDATA-FROM-FF(17)和數據段NDATA的一個RS比較位圖案RAW-RESYNC-PTN1-NDATA(00-17)被輸入到異或邏輯電路334-1。該RS比較位圖案RAW-RESYNC-PTN1-NDATA(00-17)為「000000001000000000」。將異或邏輯電路334-1的輸出輸入到AND電路334-3。另一方面，圖16中所示的觸發器312-0至312-17的輸出NDATA-FROM-FF(00)至NDATA-FROM-FF(17)和另一個RS比較位圖案RAW-RESYNC-PTN2-NDATA(00-17)被輸入到異或邏輯電路334-2。該另一個RS比較位模式RAW-RESYNC-PTN2-NDATA(00-17)為「010000000000000010」。異或邏輯電路3334-2的輸出被輸入到AND電路334-4。AND電路334-3的輸出N-RESYNC-DETECT-PATTERN1-PULSE和AND電路334-4的輸出N-RESYNC-DEFECT-PATTERN2-PULSE被輸入到OR電路334-5。OR電路334-5的輸出-N-RESYNC-DETECT-PATTERN-PULSE提供給下文將介紹的在圖20中示出的電路。
圖19是停機信號發生電路33-5的實施例。圖19中的停機信號發生電路33-5包括如圖所示進行連接的D型觸發器335-1、335-2、335-7和335-8，AND電路335-3至335-5和335-10，OR電路335-6以及JK觸發器335-9。
時鐘PCC輸入到觸發器335-1和335-2的時鐘輸入端CK。來自圖17中所示電路的輸出NDATA-VFO-PULSE輸入到觸發器335-1的數據輸入端D和AND電路335-3與335-5。來自圖12所示電路的輸出PDATA-VFO-PULSE輸入到觸發器335-2的數據輸入端D和AND電路335-3及335-4。觸發器335-1的Q輸出輸入到AND電路335-4，觸發器335-2的Q輸出輸入到AND電路335-5。因而當同步產生輸出NDATA-VFO-PULSE和PDATA-VFO-PULSE時，AND電路335-3輸出斷言的脈衝。在輸出PDATA-VFO-PULSE之前，產生輸出NDATA-VFO-PULSE的一個時鐘時，AND電路335-4輸出一個斷言的脈衝。此外，在輸出NDATA-VFO-PULSE之前，當產生輸出PDATA-VFO-PULSE的一個時鐘時，AND電路輸出一個斷言的脈衝。
AND電路335-3的輸出輸入到OR電路335-6。AND電路335-4的輸出輸入到OR電路335-6和觸發器335-7的數據輸入端D。AND電路335-5的輸出輸入到OR電路335-6和觸發器335-8的數據輸入端D。因此，從觸發器335-7輸出使NDATA讀出控制計數器35-2停機的停機信號-NDATA-READ-CNT-STOP-VFO並提供給圖15中所示的電路。另一方面，從觸發器335-8輸出使PDATA讀出控制計數器35-1停機的停機信號-PDATA-READ-CNT-STOP-VFO並提供給圖10中所示的電路。
響應於VFO-PULSE檢測，OR電路335-6的輸出對VFO窗進行求「非」操作。OR電路335-6的該輸出輸入到觸發器335-9的輸入端J。時鐘PCC輸入到觸發器335-9的時鐘輸入端CK，觸發器335-9的輸入端K接地。例如，來自圖6所示的MPU4的窗口產生指令信號輸入到觸發器335-9的清除端CL和AND電路335-10。觸發器335-9的Q輸出也輸入到AND電路335-10。結果，從AND電路335-10輸出用於VFO檢測的指示窗口的窗口輸出-VFO-WINDOW-，並提供給PDATA和NDATA讀出控制計數器25-1和35-2。
圖20是定時發生電路33-6的實施例。圖20中的定時發生電路33-6包括如圖所示進行連接的AND電路336-1至336-3、336-8至336-11，JK觸發器336-4至336-6，D型觸發器336-9至336-10以及反相器336-12。
窗口信號-P-RESYNC-WINDOW和來自圖13所示電路的輸出-P-RESYNC-DETECT-PATTERN-PULSE輸入到AND電路335-1。輸出-P-RESYNC-DETECT-PATTERN-PULSE相當於從數據段PDATA檢測所獲得的再同步脈衝RS，窗口信號-P-RESYNC-WIDOW對用於檢測數據段PDATA的RS的窗口進行指示。另一方面，窗口信號-N-RESYNC-WINDOW和來自圖18所示電路的輸出-N-RESYNC-DETECT-PATTERN-PULSE輸入到AND電路335-2。輸出-N-RESYNC-DETECT-PATTERN-PULSE相當於從數據段NDATA檢測得到的再同步脈衝RS，而窗口信號-N-RESYNC-WINDOW對用於檢測數據段NDATA的RS的窗口進行指示。AND電路336-1的輸出P-RESYNC-DETECT-OK和AND電路336-2的輸出N-RESYNC-DETECT-OK輸入到AND電路336-3和下文將介紹的圖22中示出的電路。AND電路336-1的輸出P-RESYNC-DETECT-OK也輸入到觸發器336-4的輸入端J，AND電路336-2的輸出N-RESYNC-DETECT-OK也輸入到觸發器336-6的輸入端J。AND電路336-3的輸出輸入到觸發器336-5的輸入端J。
時鐘PCC輸入到觸發器336-4至336-6的時鐘輸入端CK。觸發器336-4至336-6的輸入端K接地，OR電路336-7的輸出輸入到觸發器336-4至336-6的清除端CL。信號RESYNC-FOUND-CLRPLS和來自圖9所示電路的啟動信號P-FIFO-EN輸入到OR電路336-7。從而OR電路336-7輸出清除OR鎖存的清除脈衝。
觸發器336-4的Q輸出作為RS檢測鎖存信號P-RESYNC-FOUND，提供給下文將介紹的圖21所示的電路，觸發器336-4的QB輸出作為信號-P-RESYNC-FOUND提供給圖21所示的電路。觸發器336-5的QB輸出作為反在數據段PDATA的RS和數據段NDATA的RS同步生成時才有起作用的信號-JUST-RESYNC-OK提供給將在下文中介紹的圖21和22中的電路。觸發器336-6的Q輸出作為RS檢測鎖存信號N-RESYNC-FOUND提供給將在下文中介紹的圖21所示的電路，觸發器336-6的QB輸出作為信號-N-RESYNC-FOUND提供給圖21所示的電路。
觸發器336-4和336-6的輸出P-RESYNC-FOUND和N-RESYNC-FOUND輸入到AND電路336-8，而AND電路336-8輸出當數據段PDATA的RS與數據段NDATA的RS同時被檢測時起作用的信號。AND電路336-8的該輸出信號輸入到觸發器336-9的數據輸入端D。觸發器336-9的Q輸出輸入到觸發器336-10的數據輸入端D和AND電路336-11。時鐘PCC輸入到觸發器336-9和336-10的時鐘輸入端CK。觸發器336-10的QB輸出輸入到AND電路336-11。因而，由AND電路336-11輸出當對應於NDATA讀出控制計數器35-2重新加載時對負載值起作用的信號RD-CNTL-CNT-RELOAD-LOAD-VALUE-EN，並提供給將在下文中介紹的如圖23所示的電路。另一方面，AND電路336-11的輸出信號RD-CNTL-CNT-RELOAD-LOAD-VALUE-EN在反相器336-12中反相。結果，由反相器336-12輸出對應於NDATA讀出控制計數器35-2的重新加載的脈衝信號-RD-CNTL-CNT-RELOAD-PLS，並提供給圖15中所示的電路。
圖21是計算電路33-7的實施例。圖21中的計算電路33-7包括如圖所示進行連接的D型能發器337-1，計數器337-2和337-3以及反相器337-4至337-6。
時鐘PCC輸入到觸發器337-1的時鐘輸入端CK和計數器337-2及337-3。來自圖13所示電路的信號N-RESYNC-FOUND輸入到能發器337-1的數據輸入端D，信號-P-RESYNC-FOUND和-JUST-RESYNC-OK分別輸入到計數器337-2的啟動端EN和清除端CL。觸發器337-1的Q輸出輸入到計數器337-2。另一方面，來自圖13所示電路的信號P-RESYNC-FOUND輸入到計數器337-3，信號-N-RESYNC-FOUND和-JUST-RESYNC-OK分別輸入到計數器337-3的啟動端EN和清除CL。計數器337-2和337-3的進位輸入端接到5V電源，計數器337-2和337-3的其它加載值輸入端接地。
因此，當在數據段PDATA的RS之前檢測數據段NDATA的RS時，計數器337-2測量誤差量，而當在數據段PDATA的RS之後檢測數據NDATA的RS時，由計數器337-3測量誤差量。計數器337-2的輸出輸入反相器337-4至337-6，反相器337-4至337-6的輸出-N-RESYNC-FAST-CNT(0)至-N-RESYNC-FAST-CNT(2)提供給下文將介紹的圖22中所示的電路。另一方面，計數器337-3的輸出-N-RESYNC-LATE-CNT(0)至-N-RESYNC-LATE-CNT(2)提供給圖22所示的電路。
圖22是選擇電路33-8的實施例。圖22中的選擇電路33-8包括如圖所示進行連接的OR電路338-1、338-2和338-11至338-13，JK觸發器338-3至338-4以及AND電路338-5至338-10。
來自圖20所示電路的信號-JUST-RESYNC-OK，信號-RESYNC-FOUND-CLRPLS和觸發器338-4的QB輸出輸入到OR電路338-1，然後，該OR電路338-1的輸出輸入到觸發器338-3的清除端CL。另一方面，來自圖20所示電路的信號-JUST-RESYNC-OK，信號-RESYNC-FOUND-CLRPLS和觸發器338-3的QB輸出輸入到OR電路338-2，而該OR電路338-2的輸出輸入到觸發器338-4的清除端CL。時鐘PCC輸入觸發器338-3的時鐘輸入端CK。來自圖20所示電路的信號N-RESYNC-DETECT-OK輸入到觸發器338-3的輸入端J，而該觸發器338-3的輸入端K接地。時鐘PCC輸入到觸發器338-4的時鐘輸入端CK。來自圖20所示電路的信號P-RESYNC-DETECT-OK輸入到觸發器338-4的輸入端J，而該觸發器338-4的輸入端K接地。
觸發器338-3的Q輸出輸入到AND電路338-5、338-7和338-9，觸發器338-4的Q輸出輸入到AND電路338-6、338-8和338-10。來自圖21所示電路的信號-N-RESYNC-FAST-CNA(0)、-N-RESYNC-LATE-CNT(0)、-N-RESYNC-FAST-CNT(1)、-N-RESYNC-LATE-CNT(1)、-N-RESYNC-FACT-CNT(2)和-N-RESYNC-LATE-CNT(2)分別輸入到AND電路338-5至338-10。AND電路338-5和338-6的輸出輸入到OR電路338-11，AND電路338-7和338-8的輸出輸入到OR電路338-12以及AND電路338-9和338-10的輸出輸入到OR電路338-13。因此，由OR電路338-11至338-13輸出當檢測數揣段NDATA的RS時超前或滯後於數據段PDATA的RS的時候指示誤差量的信號SELECT-VALUE-TO-ADD(0)至SELECT-VALUE-TO-ADD(2)，並提供給下文將介紹的圖23所示的電路。
圖23是負載值改變電路33-9的實施例。圖23中的負載值改變電路33-9包括如圖所示進行連接的加法器339-1和AND電路339-2至339-4。
來自圖15所示電路的信號RD-CNT-BITO-NCC至RD-CNT-BITZ-NCC和來自圖22所示電路的信號SELECT-VALUE-TO-ADD(0)至SELECT-VALNE-TO-ADD(2)輸入到加法器339-1。加法器339-1的輸出位輸入到相應的AND電路339-2至339-4。來自圖20所示電路的信號RD-CNTL-RELOAD-LOAD-VALUE-EN也輸入到AND電路339-2至339-4。由AND電路339-2至339-4分別輸出信號RD-CNTLCNT-LD-VALUE-N-2至RD-CNTLCNT-LD-VALUE-N-0，並提供給圖15所示的電路。
因而，將NDATA讀出控制計數器35-2的當前計數值與在數據段NDATA中的RS檢測和在數據段PDATA中RS的檢測間的誤差量相加，並將所加結果用作NDATA讀出控制計數器35-2的加載值。如果對數據段NDATA的RS的檢測超前於對數據段PDATA的RS檢測，則NDATA讀出控制計數器35-2的當前計數值與誤差量的負向值相加。結果，為校正誤差量而產生的數據RD-CNTLCNT-LD-VALUE-N-0至RD-CNTLCNT-LD-VALUE-N-2作為加載值加載在NDATA讀出控制計數器35-2上。
圖24是PDATA合成部分40-1的實施例。圖24中的PDATA合成部分40-1包括如圖所示進行連接的D型觸發器401-1至401-14，AND電路402-1至402-8，D型觸發器403-1至403-8，AND電路404-1至404-8以及OR電路405。
時鐘PCC輸入到觸發器401-1至401-14的時鐘輸入端CK。輸入到在第一級中所提供的觸發器401-1的數據輸入端D的數據段PDATA在觸發器401-1至401-14中順次被移位。在第一級中所提供的觸發器401-14的Q輸出輸入到觸發器403-1至403-8的數據輸入端D。時鐘PCC和來自圖9所示電路的相應信號-WRITE-OK-FF1-PCC至-WRITE-OK-FF8-PCC輸入到NAD電路402-1至402-8。AND電路402-1至402-8的輸出輸入到相應觸發器403-1至403-8的時鐘輸入端CK。
觸發器403-1至403-8的QB輸出作為信號-FF1-PDATA-TRUE至-FF8-PDATA-TRUE輸入到AND電路404-1至404-8。此外，來自圖10所示電路的相應信號-READ-OK-FF1-PCC至-READ-OK-FF8-PCC也輸入到AND電路404-1至404-8。AND電路404-1至404-8的輸出輸入到OR電路405，而OR電路405的輸出READ-PDATA-TRUE-FIFO提供給下文將介紹的圖26所示的電路。
因此，經過VFO和RS圖案的檢測正確地校正PDATA讀出控制計數器35-1。為此，通過延遲在PDATA合成FIFO內進入的數據，就可以從PDATA合成部分40-1的PDATA合成FIFO中正確讀出VFO和RS圖案。
圖25是NDATA合成部分40-2的實施例。圖25中的NDATA合成部分40-2包括如圖所示進行連接的D型觸發器411-1至411-14，AND電路412-1至412-8，D型觸發器413-1至413-8，AND電路414-1至414-8以及OR電路415。
時鐘NCC輸入到觸發器411-1至411-14的時鐘輸入端CK。輸入到配備在第一級中的觸發器411-1的數據輸入端D的數據段NDATA在觸發器411-1至411-14中被順次移位。配備在第一級中的觸發器411-14的Q輸出輸入到觸發器413-1至413-8的數據輸入端D。時鐘NCC和來自圖14所示電路的相應信號-WRITE-OK-FF1-NCC至-WRITE-OK-FF8-NCC輸入到AND電路412-1至412-8。AND電路412-1至412-8的輸出輸入到相應的觸發器413-1至413-8的時鐘輸入端CK。
觸發器413-1至413-8的QB輸出作為信號-FF1-NDATA-TRUE至-FF8-NDATA-TRUE輸入到AND電路414-1至414-8。此外，來自圖15所示電路的相應信號-READ-OK-FF1-NCC至-READ-OK-FF8-NCC也輸入到AND電路414-1至414-8。AND電路414-1至414-8的輸出輸入到OR電路415，而OR電路415的輸出提供給將在下文介紹的圖26所示的電路。
因此，通過VFO和RS圖案的檢測，能夠正確地校正NDATA讀出控制計數器35-2。由此，通過在NDATA合成FIFO中延遲數據進入，就可以從NDATA合成部分40-2的NDATA合成FIFO中正確地讀出VFO和RS圖案。
圖26是讀出信號合成部分40-3的實施例。圖26中的讀出信號合成部分40-3包括如圖所示進行連接的OR電路421和觸發器422。來自圖24中所示電路的信號READ-PDATA-TRUE-FIFO和來自圖25中所示電路的信號READ-NDATA-TRUE-FIFO輸入到OR電路421，而OR電路421的輸出輸入到觸發器422的數據輸入端D。因此，由觸發器422輸出合成後的RLL(1，7)調製碼的數據1/7RDDT。該數據1/7RDUT提供給圖7中所示的解碼器43並被觸碼。
現在重新回到有關圖7的介紹中。根據來自讀出放大器部分12A的幅度檢測信號REFNV，ID讀信號發生電路36產生ID讀信號，並且，該ID讀信號提供給窗口發生電路37。窗口發生電路37也接收半導體晶片20所提供的信號AMSYNCWT，並相對於AM和SYNC對窗口進行指示。窗口發生電路37產生窗口信號，該窗口信號要求在AM檢測電路38中進行AM檢測以及在SYNC檢測電路42中進行SYNC檢測。窗口發生電路37將窗口信號提供給AM檢測電路38並通過AM檢測電路38提供給SYNC檢測電路42。來自移位寄存器部分41的數據和時鐘提供給AM檢測電路38。AM檢測電路38對提供的數據進行AM檢測，並通過SYNC檢測電路42將AM檢測結果提供給S/P轉換電路46。另一方面，來自移位寄存器部分41的數據和時鐘也提供給SYNC檢測電路42。SYNC檢測電路42對DATA進行SYNC檢測，並將SYNC檢測結果提供給S/P轉換電路46，解碼器43和RS計數器44。分頻器47對來自SYNC檢測電路42的時鐘分頻，並將分頻的時鐘與分頻前的時鐘一起提供給解碼器43。
根據來自SYNC檢測電路42的時鐘和檢測結果，RS計數器44對RS計數，並將計數值提供給RS檢測電路45。RS檢測電路45檢測RS並將RS檢測結果提供給S/P轉換電路46。
因此，解碼器43以時鐘為基礎使來自移位寄存器41的數據1/7RDDT進行RLL(1，7)解碼，然後將解碼數據提供給S/P轉換電路46。按照從SYNC檢測電路42和RS檢測電路45接收的檢測結果，S/P轉換電路46將已解碼串聯數據轉換為並列數據，然後將並列數據提供給半導體晶片20。換句話說，由於存在幾乎在相同頻率下振蕩的兩個相互獨立的PLL電路(VFO電路13和14)，如果PLL電路發生時鐘飄移，則在FIFO部分中合成的相位飄移並出現相位誤差。但是，在本實施例中，來自RS這種相位誤差被檢測，而且FIFO部分、解碼器32以及S/P轉換電路46的合成相位被再同步。
進一步來說，本發明並不限於這些實施例，在不超出本發明的範圍內，可以進行各種變型和改進。
權利要求
1.一種解碼單元，該解碼單元對從記錄介質(10)再現並通過相互獨立同時以基本上相同的頻率振蕩的第一鎖相環(PLL)裝置(13)和第二鎖相環(PLL)裝置(14)所獲得的數據進行解碼操作所說的記錄介質用脈衝寬度調製(PWM)數據進行記錄，該脈衝寬度調製(PWM)數據是通過轉換能生成有D.C.成份的圖案的予定調製碼編碼形成的數據而獲得的，其特徵在於所說的解碼單元包括第一存貯裝置(32、39)，該第一存貯裝置(32、39)用於順序地存貯通過第一PLL裝置所獲得的PWM數據的正極性數據部分和通過第二PLL裝置所獲得的PWM數據的負極性數據部分；用於延遲正極性數據部分的第一延遲裝置(40-1)；用於延遲負極性數據部分的第二延遲裝置(40-2)；第二存貯裝置(41)，該第二存貯裝置(41)用於順序地存貯通過所說的第一延遲裝置獲得的被延遲的正極性數據部分和通過所說的第二延遲裝置獲得的被延遲的負極性數據部分；控制裝置(48)，該控制裝置(48)用於控制所說的第一存貯裝置的讀寫定時和所說的第一延遲裝置的輸入輸出定時使其與經第一PLL裝置獲得的第一時鐘同步，並用於控制所說的第二存貯裝置的讀出定時和所說的第二延遲裝置的輸入定時使其與經第二PLL裝置獲得的第二時鐘同步，所說的控制裝置控制所說的第二存貯裝置的讀出定時和所說的第二延遲裝置的輸出定時使其與所說的第一時鐘同步；和解碼器(43)，該解碼器對從所說的第一和第二存貯裝置順序地讀出的數據進行解碼操作。
2.根據權利要求1所述的解碼單元，其特徵在於在所說的第一存貯裝置(32、39)和所說的第二存貯裝置(41)中至少有一個包括先進先出(FIFO)(32)。
3.根據權利要求1所述的解碼單元，其特徵在於所說的第一延遲裝置(40-1)和所說的第二延遲裝置(40-2)中至少有一個包括移位寄存器。
4.根據權利要求1-3中任何一個所述的解碼單元，其特徵在於所說的第一存貯裝置(32、39)的讀寫操作、所說的第一延遲裝置(40-1)的輸入輸出操作、所說的第二存貯裝置(41)的讀出操作和所說的第二延遲裝置(40-2)的輸出操作響應於第一啟動信號而啟動；所說的第二存貯裝置(41)的寫入操作和所說的第二延遲裝置(40-2)的輸入操作響應於第二啟動信號而啟動；和所說的第一啟動信號要求先於所說的第二啟動信號。
5.根據權利要求4所述的解碼單元，其特徵在於由所說的第一和第二啟動信號產生的時間差至少短於所說的第一和第二啟動信號中之一的一個周期。
6.根據權利要求1-5中任何一個所述的解碼單元，其中當通過將編碼數據轉換為PWM數據而在記錄介質(10)上記錄PWM數據時，在包括數據欄位的記錄欄位中插入VFO同步欄位，以使第一和第二PLL裝置(13，14)同步。其特徵在於在所說的解碼單元中還包括用於產生第一檢測信號的第一檢測裝置(33-1)，該第一檢測信號通過從正極性數據部分檢測VFO同步欄位而產生；用於產生第二檢測信號的第二檢測裝置(33-2)，該第二檢測信號通過從負極性數據部分檢測VFO同步欄位而產生；和停機裝置(33-5)，該停機裝置用於在以所說的第一和第二檢測信號的發生定時上的誤差為基礎的時間期間內使所說的第一和第二存貯裝置(32、39、41)中之一的讀出操作停機。
7.根據權利要求1-6中任何一個所述的解碼單元，其中當通過將編碼數據轉換為PWM數據從而在記錄介質(10)上記錄PWM數據時，如果在數據欄位內發生時鐘飄移時，在數據欄位內的兩數據塊間提供再同步圖形，並將再同步字節插入其中以達到同步的目的。其特徵在於所說的解碼單元還包括第一比較裝置(33-3)，該第一比較裝置用於通過比較從所說的第一存貯裝置(32、39)順序讀出的數據產生第一檢測信號和再同步圖案；和第二比較裝置(33-4)，該第二比較裝置用於通過比較從所說的第二存貯裝置(41)順序讀出的數據，產生第二檢測信號和再同步圖案。
8.根據權利要求7所述的解碼單元，其特徵在於所說的第一和第二比較裝置(33-3、33-4)根據通過計數第一時鐘產生的檢測窗口時再同步圖形進行檢測。
9.根據權利要求7或8所述的解碼單元，其特徵在於所說的解碼單元還包括重新加載裝量(33-6)，該重新加載裝置用於當在所說的第一和第二檢測信號的定時之間檢測出誤差時，對所說的第二存貯裝置(41)的讀數的計數值進行重新加載操作。
10.根據權利要求1-9中任何一個所述的解碼單元，其特徵在於所說的解碼單元還包括用於將所說的第一和第二延遲裝置的輸出的邏輯和作為已調製的數據提供給所說的解碼器(43)的裝置(40-3)。
11.根據權利要求1-10中任何一個所述的解碼單元，其特徵在於所說的予定調製碼為掃描寬度限制(RLL)(1，7)調製碼。
12.一個存貯單元，該存貯單元包括用於從記錄介質(10)複製數據的再現裝置(8，12)，該記錄介質用脈寬調製(PWM)數據記錄，所說的脈寬調劑數據通過轉換數據而獲得，所說的數據用能產生有DC成分的圖案的予定調製碼編碼；第一鎖相環(PLL)裝置(13)和第二鎖相環(PLL)裝置(14)，將由所說的再現裝置再現的數據提供給第一鎖相環裝置(13)和第二鎖相環裝置(14)，所說的第一和第二PLL裝置相互獨立並基本上以相同的頻率振蕩；和對經所說的第一和第二PLL裝置獲得的數據進行解碼操作的解碼單元(6)，其特徵在於所說的解碼單元包括第一存貯裝置(32，39)，該第一存貯裝置(32，39)用於順序存貯通過第一PLL裝置所獲得的PWM數據的正極性數據部分和通過第二PLL裝置所獲得的PWM數據的負極性數據部分；用於延遲正極性數據部分的第一延遲裝置(40-1)；用於延遲負極性數據部分的第二延遲裝置(40-2)；第二存貯裝置(41)，該第二存貯裝置(41)用於順序通過所說的第一延遲裝置獲得的被延遲的正極性數據部分和通過所說的第二延遲裝置獲得的被延遲的負極性數據部分；控制裝置(48)，該控制裝置(48)用於控制所說的第一存貯裝置的讀寫定時和所說的第一延遲裝置的輸入輸出定時使其與經所說的第一PLL裝置獲得的第一時鐘同步，並用於控制所說的第二存貯裝置的讀出定時和所說的第二延遲裝置的輸入定時使其與經所說的第二PLL裝置獲得的第二時鐘同步，所說的控制裝置控制所說的第二存貯裝置的讀出定時和所說的第二延遲裝置的輸出定時使其與所說的第一時鐘同步；和解碼器(43)，該解碼器對從所說的第一和第二存貯裝置順序讀出的數據進行解碼操作。
13.根據權利要求12所述的存貯單元，其特徵在於在所說的第一存貯裝置(32、39)和所說的第二存貯裝置(41)中至少有一個包括先進先出(FIFO)(32)。
14.根據權利要求12或13所述的存貯單元，其特徵在於所說的第一延遲裝置(40-1)和所說的第二延遲裝置(40-2)中至少有一個包括移位寄存器。
15.根據權利要求12-14中任何一個所述的存貯單元，其特徵在於所說的第一存貯裝置(32、39)的讀寫操作、所說的第一延遲裝置(40-1)的輸入輸出操作、所說的第二存貯裝置(41)的讀出操作和所說的第二延遲裝置(40-2)的輸出操作響應於第一啟動信號而啟動；所說的第二存貯裝置(41)的寫入操作和所說的第二延遲裝置(40-2)的輸入操作響應於第二啟動信號而啟動；和所說的第一啟動信號要求先於所說的第二啟動信號。
16.根據權利要求15所述的存貯單元，其特徵在於由所說的第一和第二啟動信號產生的時間之差至少短於所說的第一和第二啟動信號中之一的一個周期。
17.根據權利要求12-16中任何一個所述的存貯單元，其中當通過將編碼數據轉換為PWM數據從而在記錄介質(10)上記錄PWM數據時，在包括數據欄位的記錄欄位中插入VFO同步欄位，以使第一和第二PLL裝置(13，14)同步，其特徵在於在所說的解碼單元(6)中還包括用於產生第一檢測信號的第一檢測裝置(33-1)，該第一檢測信號通過從正極性數據部分檢測VFO同步欄位而產生；用於產生第二檢測信號的第二檢測裝置(33-2)，該第二檢測信號通過從負極性數據部分檢測VFO同步欄位而產生；和停機裝置(33-5)，該停機裝置用於在以所說的第一和第二檢測信號的發生定時上的誤差為基礎的時間期間內使所說的第一和第二存貯裝置中之一的讀出操作停機。
18.根據權利要求12-17中任何一個所述的存貯單元，其中當通過將編碼數據轉換為PWM數據從而在記錄介質(10)上記錄PWM數據時，如果在數據欄位內發生時鐘飄移時，在數據欄位內的兩數據塊間提供再同步圖案，並將再同步字節插入其中以達到同步的目的，其特徵在於所說的解碼單元還包括第一比較裝置(33-3)，該第一比較裝置用於通過對從所說的第一存貯裝置(32，39)順序讀出的數據進行比較產生第一檢測信號和再同步模式；和第二比較裝置(33-4)，該第二比較裝置用於通過對從所說的第二存貯裝置(41)順序讀出的數據進行比較產生第二檢測信號和再同步圖案。
19.根據權利要求18所述的存貯單元，其特徵在於所說的第一和第二比較裝置(33-3，33-4)根據對第一時鐘計數產生的檢測窗口對再同步圖案進行檢測。
20.根據權利要求18或19所述的存貯單元，其特徵在於所說的解碼單元(6)還包括重新加載裝置(33-6)，該重新加載裝置用於當在所說的第一和第二檢測信號的定時之間檢測出誤差時，對所說的第二存貯裝置(41)的讀數的計數值進行再加載操作。
21.根據權利要求12-20中任何一個所述的存貯單元，其特徵在於所說的解碼單元(6)還包括用於將所說的第一和第二延遲裝置輸出的邏輯和作為已調製的數據提供給所說的解碼器(43)的裝置(40-3)。
22.根據權利要求12-21中任何一個所述的存貯單元，其特徵在於所說的予定調製碼為掃描寬度限制(RLL)(1，7)調製碼。
全文摘要
解碼單元對從記錄介質(10)複製並經相互獨立同時基本上以相同頻率振蕩的第一鎖相環(13)和第二鎖相環(14)而獲得的數據進行解碼操作，其中該記錄介質利用脈寬調製(PWM)數據記錄，該脈寬調製數據通過轉換數據而得到，所說的數據用能產生有DC成分的圖案的予定調製碼編碼。解碼單元包括用於存貯PWM數據的第一存貯器(32、39)、第一延遲器(40-1)、第二延遲器(40-2)、用於存貯被延遲的數據的第二存貯器(41)、和控制器(48)。
文檔編號G11B20/14GK1143224SQ96100680
公開日1997年2月19日 申請日期1996年1月24日 優先權日1995年3月31日
發明者柳茂知 申請人:富士通株式會社