具有三維層疊結構的半導體器件的製造方法

2023-05-28 07:20:01 2

專利名稱：具有三維層疊結構的半導體器件的製造方法
技術領域：
本發明涉及將具有各種功能的多層半導體電路層層疊而成的具有三維層疊結構的半導體器件(三維層疊半導體器件)的製造方法，更具體地，涉及包括埋入布線的形成的三維層疊半導體器件的製造方法，所述埋入布線用於進行在所層疊的所述半導體電路層間的縱向(層疊方向)的電氣連接。這裡所謂的『埋入布線(buried interconnections)』係指埋設於所述半導體電路層各層內部的用於層疊方向的電氣連接的布線。
背景技術：
近年，提出了將多塊半導體晶片層疊形成三維結構的半導體器件的方案。例如，慄野等人在1999年發行的『I · E · D · M ·技術文摘』上提出了 『具有三維結構的智能·圖像傳感器·晶片』的方案(參照非專利文獻1)。該智能 圖像傳感器 晶片具有四層結構，在第1半導體電路層上配置處理器 陣列和輸出電路、第2半導體電路層上配置數據鎖存器和掩蔽電路、第3半導體電路層上配置放大器和模·數變換器、第4半導體電路層上配置圖像傳感器·陣列。用含有微透鏡·陣列的石英玻璃層覆蓋圖像傳感器·陣列的最上面的表面，而微透鏡·陣列形成於石英玻璃層的表面。圖像傳感器·陣列中各圖像傳感器上形成光電二極體作為半導體感光元件。構成4層結構的各半導體電路層之間用粘接劑作機械連接，同時用採用了導電插頭的埋入布線和與這些埋入布線接觸的微凸點電極進行電氣連接。該圖像傳感器 晶片在各半導體電路層之間的電氣連接中未使用接合線。因而不同於這樣的三維結構的半導體器件，即在支持基板上將多塊半導體晶片層層疊在一起形成一體，並在這些半導體晶片的周圍配置接合線，通過該接合線實現所述半導體晶片間的電氣連接(這如專利文獻1所公開的那樣，是以往公知的技術)。另外，李等人在2000年4月發行的『日本應用物理學會會志』上，以『高度並行圖像處理晶片用的三維集成技術的研發』為題，提出了包括和慄野等人提出的上述固體圖像傳感器同樣的圖像傳感器在內的圖像處理晶片。(非專利文獻2)。李等人的圖像處理晶片具有和慄野等在上述論文中提出的固體圖像傳感器幾乎相同的結構。上述具有三維層疊結構的現有的圖像傳感器·晶片和圖像處理晶片，都是通過將內置有所要半導體電路的多片半導體晶片(以後簡稱為晶片)層疊互相固定後，切斷所得的晶片層疊體分割成多組晶片組而製造的。也就是說，通過將內部形成有半導體電路的半導體晶片以晶片為單位層疊·形成一體，形成三維層疊結構，然後將其分割得到圖像傳感器 晶片或圖像處理晶片。還有，這些現有的圖像傳感器 晶片和圖像處理晶片中，該晶片內部層疊的多個半導體電路的每一個構成『半導體電路層』。再有，在專利文獻2中，公開了一種半導體晶片的製造方法，在半導體基板上，具有連接小直徑部和大直徑部的凸型結構，且形成所述小直徑部的端部露出於所述半導體基板的第1主面上，所述大直徑部的端部露出於所述半導體基板的第2主面上的貫穿孔，然後，用絕緣膜覆蓋該貫穿孔的壁面後將導電體埋入設置在其內部形成導電插頭，其後，在所述第1主面上形成多層布線層。如果採用這種製造方法，能提高器件的集成度、提高與凸點間的固定強度，對於熱應力產生的應變具有較高的可靠性。非專利文獻1:慄野等『具有三維結構的智能·圖像傳感器·晶片』，1999年 I ·Ε .D ·Μ ·技術文摘 p. 36. 4. 1 36. 4. 4(H. Kurino et al. ,"Intelligent Image Sensor Chip with Three Dimensional Structure",1999IEDM Technical Digest, pp.36.4.1 ~ 36. 4. 4，1999)、非專利文獻2:李等，『高度並行圖像處理晶片用的三維集成技術的研發』，『日本應用物理學會會志，第39卷、p2473 M77、第1部4B、2000年4月、(K Lee et al.， "Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip」，Jpn.J. App1. Phys. Vol. 39, pp. 2474-2477,April 2000)專利文獻1 特開2002-110902號公報(圖1、圖4)專利文獻2 特開2004-14657號公報(圖1_圖9)

發明內容
在上述現有的具有三維層疊結構的圖像傳感器·晶片和圖像處理晶片的製造工序中，晶片層疊體(該層疊體為將多片半導體晶片層疊在一起形成一體而構成的)內部的半導體電路層(這裡為半導體晶片)間縱向(層疊方向)上的電氣連接使用在層疊方向上貫穿各半導體電路層形成的細微的埋入布線(或導電插頭)和固定於這些埋入布線的端部的微凸點電極來進行。但是埋入布線和微凸點電極的具體形成方法未公開。埋入布線、微凸點電極都是數μ m大小，不僅極其細小，而且大多靠得很近配置，所以要做到這些並非易事。因此，人們盼望能實現使用這種埋入布線和微凸點電極的可靠性高的層疊方向上的電氣連接方法。另外，晶片層疊體內部的半導體電路層(半導體晶片)通常具有在形成半導體電路層的半導體基板的表面所形成的多個半導體元件、以及隔著層間絕緣膜形成於這些半導體元件上的布線結構。因此埋入布線(或導電插頭)有必要根據半導體基板上的半導體元件的配置、布線結構內布線的配置、或製造工序用最合適的方法形成。例如，有時無法根據布線結構內的布線配置情況形成貫穿布線結構的埋入布線(或導電插頭)，另外，有時難以從半導體基板的表面一側起形成埋入布線用的溝槽，有時甚至不可能。因而希望能破解這樣的制約。上述兩點希望在上述現有的具有三維結構的圖像傳感器 晶片和圖像處理晶片的製造工序中，使用將多片半導體晶片層疊在一起形成一體的『晶片層疊體』，代替『晶片層疊體』的情況下也可以提出。上述專利文獻2公開的半導體晶片的製造方法由於要在半導體基板上形成具有連接小直徑部和大直徑部的凸型結構的貫穿孔，所以為了形成該貫穿孔，存在需要兩道工序即掩模工序和蝕刻工序等的難點。本發明是考慮上述問題而作出的，其目的在於提供一種具有三維層疊結構的半導體器件的製造方法，該方法使用埋入布線，能容易地實現所層疊的半導體電路層之間在層疊方向上的電氣連接。本發明的另一目的在於，提供一種具有三維層疊結構的半導體器件的製造方法， 該方法能應對因所層疊的半導體電路層各元件或電路的配置(在半導體電路層具有布線結構的情況下，除所述元件和電路的配置外，還包括其布線結構內的布線的配置)造成的制約，形成最佳的電氣連接用埋入布線。這裡未闡明的本發明的其它目的根據以下的說明及附圖將會進一步得到理解。(1)本發明第1方面的具有三維層疊結構的半導體器件的製造方法如權利要求1 所述，是一種將多層半導體電路層層疊於支持基板上構成的具有三維層疊結構的半導體器件的製造方法，其特點是，包括在構成多層所述半導體電路層中的一層的半導體基板內部從其表面一側起，形成用第1絕緣膜覆蓋內壁面的溝槽的工序；從所述半導體基板的表面一側起向所述溝槽內部充填導電材料形成導電插頭的工序；在形成所述導電插頭的所述半導體基板內部或表面上從其表面一側起形成所要的元件或電路的工序；用第2絕緣膜覆蓋形成所述元件或電路的所述半導體基板表面的工序； 通過使所述第2絕緣膜直接地或隔著布線結構間接地與所述支持基板或多層的所述半導體電路層的另一層接合，從而將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層上的工序；將固定於所述支持基板或多層所述半導體電路層的另一層的所述半導體基板從其背面一側起選擇性地除去，而且使所述第1絕緣膜露出於所述半導體基板背面一側的工序；選擇性地除去露出於所述半導體基板背面一側的所述第1絕緣膜，而且使所述導電插頭露出於所述半導體基板背面一側的工序；在使所述第1絕緣膜露出於所述半導體基板的背面一側的工序和使所述導電插頭露出於所述半導體基板的背面一側的工序之間，還包括形成覆蓋所述半導體基板的背面的第3絕緣膜的工序，以及在使所述導電插頭露出的工序中，和所述第1絕緣膜一起，所述第3絕緣膜被選擇性地除去。(2)本發明第1方面的具有三維層疊結構的半導體器件的製造方法，如以上所述首先，在構成多層半導體電路層中的一層的半導體基板內部，從其表面一側起形成用第1 絕緣膜覆蓋內壁面的溝槽，從所述半導體基板的表面一側起向該溝槽內部充填導電材料形成導電插頭。接著，在形成所述導電插頭的所述半導體基板內部或表面上，從其表面一側起形成所要的元件或電路，用第2絕緣膜覆蓋形成該元件或電路的所述半導體基板的表面。 然後，通過使所述第2絕緣膜直接地或隔著布線結構間接地與所述支持基板或多層所述半導體電路層的另一層接合，將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層。此後，將固定於所述支持基板或多層所述半導體電路層的另一層的所述半導體基板從其背面一側起選擇性地除去，從而使所述第1絕緣膜露出於所述半導體基板的背面一側的工序。接著，通過選擇性地除去露出於所述半導體基板背面一側的所述第1絕緣膜，使所述導電插頭露出於所述半導體基板背面一側。這些工序都可以利用已知的工藝(例如CVD法、各向同性蝕刻法、機械研磨法、 CMP法等)進行。另外，所述支持基板或所述多層半導體電路層的另一層和露出於所述半導體基板背面一側的所述導電插頭間的電氣連接可利用形成於所述半導體基板表面的布線(在所述半導體基板具有布線結構時，可利用形成於該布線結構內部的布線及形成於所述半導體基板表面的布線)容易地實現。再有，形成於所述半導體基板表面的布線(布線結構存在時，該布線結構內的布線及形成於所述半導體基板表面的布線)；和所述溝槽內部的所述導電插頭，成為沿層疊方向貫穿該半導體電路層的『埋入布線』。於是，通過使用該埋入布線，能容易地實現所層疊的所述半導體電路層之間在層疊方向上的電氣連接。另外，本發明第1方面的半導體器件的製造方法中，所述溝槽的形成和所述導電材料的充填從所述半導體基板表面一側起進行，同時所述溝槽不貫穿所述第2絕緣膜(在布線結構存在時，是所述第2絕緣膜和所述布線結構)。因此，在形成所述溝槽和充填所述導電材料不能從所述半導體基板的裡面一側起進行時、或者，不可能或難以形成貫穿所述第2絕緣膜(在布線結構存在時，是所述第2絕緣膜和所述布線結構)的溝槽時，該製造方法相當適用。即，能與因所述半導體電路層的所述元件或電路的配置(在所述半導體電路層具有布線結構時，除所述元件或電路的配置外，還包括該布線結構內的布線的配置)造成的制約對應，形成最佳的電氣連接用埋入布線。還有，在將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層的工序中，也可以使用第1電極。在這種情況下，所述第1電極配置於所述第2絕緣膜或所述布線結構和所述支持基板或多層所述半導體電路層的另一層中的至少一方上。而且，所述半導體基板使用所述第1電極，固定於所述支持基板或多層所述半導體電路層中
的另一層。(3)在本發明的第1方面的半導體器件的製造方法中，『支持基板』只要是具有足夠支持多層半導體電路層的剛性的基板即可，可以是任意材料。可以是半導體、玻璃、也可以是其它材料。可以是在內部形成電路的半導體基板，即所謂LSI晶片。『半導體電路層』意即半導體電路的層，換言之，意味著形成層疊的半導體電路。因而，『半導體電路層』只要具有『半導體基板』及形成於該半導體基板內部或表面的『元件』 或『電路』即可，其它構成是任意的。通常在所述『半導體基板』的內部或表面形成某些『電路』(例如，放大電路、信號處理電路等、或提供預定功能的集成電路)，但也可只形成某些『元件』(例如感光元件)。 例如，可以在『半導體基板』的內部或表面僅形成陣列狀配置的大量『感光元件』。作為『元件』有電晶體等有源元件和電阻等無源元件，無論哪一種都可以。作為『有源元件』，典型的是，考慮到佔據面積的大小可使用MOS場效應電晶體(金屬-氧化物-半導體場效應電晶體，即M0SFET)，也可以是MOSFET以外的電晶體、二極體等。作為『無源元件，例如，可使用例如電阻、電容元件等。所述『半導體基板』可以由單一的半導體構件(例如半導體晶片或半導體晶片)形成，也可以由多個半導體構件(例如半導體晶片或半導體晶片)形成。另外，所述『半導體基板』在物理尺寸上沒有限制，可以是半導體晶片的尺寸(晶片尺寸)、或將半導體晶片分割所得的晶片的尺寸(晶片尺寸)、或晶片尺寸與晶片尺寸的中間的尺寸、也可以是比晶片尺寸大的尺寸。另外，所述『半導體基板』的材料是任意的，只要是能形成所要的半導體元件或電路的材料、可以是矽、或化合物半導體、也可以是其它半導體。『半導體基板』的結構也是任意的，可以只是半導體制的的一塊板，也可以是所謂的SOI (Silicon On Insulator ； 絕緣體上的矽)基板。『溝槽』只要具有所要的深度，並能收容成為埋入布線的導電材料即可，其構成是任意的。『溝槽』的深度、開口形狀、開口尺寸、斷面形狀等可根據需要任意設定。『溝槽』的形成方法只要能將半導體基板從其表面一側選擇性地除去後形成，則可使用任何方法。適合使用利用掩模的各向異性蝕刻法。覆蓋『溝槽』內壁面的『第1絕緣膜』只要是使所述半導體電路層的『半導體基板』 和充填於所述溝槽內部的『導電材料』能電氣絕緣的絕緣膜，則可使用任何絕緣膜。適合使用二氧化矽(SiO2)、氮化矽(SiNx)等。『第1絕緣膜』的形成方法是任意的。充填於溝槽內部的『導電材料』只要是能作為導電插頭(埋入布線)使用的即可， 可使用任何材料。例如，適合使用多晶矽等半導體、鎢(W)、銅(Cu)、鋁(Al)等金屬。『導電材料』的充填方法只要能從所述半導體基板表面一側向溝槽內部充填導電材料，則任何方法都可使用。『第2絕緣膜』覆蓋形成所述元件或電路的半導體電路層的『半導體基板』表面，只要能將該表面與其相鄰部分電氣絕緣，則可使用任何絕緣膜。適合使用二氧化矽(SiO2)、氮化矽(SiNx)等。『第2絕緣膜』的形成方法是任意的。『第1電極』只要配置於所述第2絕緣膜或所述布線結構、與所述支持基板或多層所述半導體電路層的另一層中的至少一方上即可，其構成和形狀可任意選擇。『第1電極』最好在所述第2絕緣膜上直接地或隔著布線結構間接地形成，其構成和形狀可任意選擇。『第 1電極』通常從第2絕緣膜的表面(半導體電路層具有布線結構時，從其布線結構的表面) 凸出地形成，但也可以不凸出。只要是能和所述支持基板或多層所述半導體電路層中的另一層電氣連接即可。『第1電極』的材質只要具有對採用導電插頭的電氣連接所必須的導電性，則可使用任意的材質。『第1電極』可以將另行形成的導電材料片固定於所述第2絕緣膜表面或所述布線結構的表面(或者所述支持基板或多層所述半導體電路層中的另一層的對向面)而形成， 也可以用電鍍法等將導電材料直接堆積於所述第2絕緣膜的表面或所述布線結構的表面 (或者所述支持基板或多層所述半導體電路層中的另一層的對向面)上而形成。另外，也可以利用形成於所述半導體基板的表面並用所述第2絕緣膜覆蓋的布線、或所述布線結構內的布線、或形成於所述支持基板或所述多層半導體電路層中的另一層的對向面的布線形成。『布線結構』的材質、構成、功能等是任意的。可以是單層結構，也可以是多層結構。 通常由一層或多層製成布線圖形的金屬布線膜和一層或多層絕緣膜構成，但其具體構成可擇需任意選擇。『布線結構』可以除層疊方向上電氣連接所使用的所述第1電極外，還包括與所述支持基板或多層所述半導體電路層中的另一層之間的電氣連接所用的電極。對於執行『通過使所述第2絕緣膜直接地或隔著布線結構間接地與所述支持基板或多層所述半導體電路層的另一層接合，將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層的工序』的方法無特別限制。對於執行『使用所述第1電極，將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層的工序』的方法也無特別限制。典型的做法是，利用在熔融或加熱、或者室溫下加壓使第1電極與所述支持基板或多層所述半導體電路層的另一層接合， 同時使用粘接劑，但也可以是除此以外的方法。在無法熔融或直接加壓接合時，可以通過將適當的接合用的金屬(例如，In、AU、Ag、Sn、CU、Al或W等、或者由其兩種及兩種以上組成的合金或者由其兩種及兩種以上組成的層疊膜)夾在其間進行接合。執行『將固定於所述支持基板或多層所述半導體電路層的另一層的所述半導體基板從其背面一側起選擇性地除去，而且使所述第1絕緣膜露出於所述半導體基板背面一側的工序』的方法無特別限制。典型的做法是，使用採用掩模的各向同性蝕刻法或各向異性蝕刻法、或者CMP法。也可一併使用機械研磨法。執行『選擇性地除去露出於所述半導體基板背面一側的所述第1絕緣膜，而且使所述導電插頭露出於所述半導體基板背面一側的工序』的方法無特別限制。典型的做法是， 使用採用掩模的各向同性蝕刻法或各向異性蝕刻法、或者CMP法。(4)在本發明第1方面的半導體器件的製造方法的理想的示例中，所述半導體電路層除所述元件或電路外，還具有形成於所述第2絕緣膜上的布線結構，所述第1電極隔著所述布線結構間接地形成於所述第2絕緣膜上。在該例中，其優點是，不僅能與因所述半導體電路層的所述元件或電路的配置造成的制約相對應，而且也能與因所述布線結構內的布線配置造成的制約相對應，形成最佳的電氣連接用埋入布線。在本發明第1方面的半導體器件的製造方法的另一理想的示例中，在使所述第1 絕緣膜露出於所述半導體基板背面一側的工序和使所述導電插頭露出於所述半導體基板背面一側的工序之間，還包括形成覆蓋所述半導體基板背面的第3絕緣膜的工序，在使所述導電插頭露出的工序中，和所述第1絕緣膜一起選擇性地除去所述第3絕緣膜。在這種情況下，在結束使所述導電插頭露出的工序結束後，用殘留的所述第3絕緣膜覆蓋所述半導體基板的背面，所以具有能確保所述半導體基板背面的電氣絕緣性能的優點。在本發明第1方面的半導體器件的製造方法的又一理想的示例中，在使所述第1 絕緣膜露出於所述半導體基板背面一側的工序和使所述導電插頭露出於所述半導體基板背面一側的工序之間，還包括在所述第3絕緣膜上形成平坦的薄膜的工序、以及選擇性地除去所述平坦的薄膜的工序，在使所述導電插頭露出的工序中，與所述第1絕緣膜一起，選擇性地除去所述第3絕緣膜和殘留的所述平坦的薄膜。在這種情況下，在使所述導電插頭露出的工序結束之後，用殘留的所述第3絕緣膜覆蓋所述半導體基板的背面，所以具有能確保所述半導體基板的背面的電氣絕緣性能的優點，以及由於所述導電插頭做成從所述半導體基板的背面凸出地形成，所以具有能將所述導電插頭作為凸點電極利用的優點。在本發明第1方面的半導體器件的製造方法的又一理想的示例中，還包括在露出於所述半導體基板的背面一側的所述導電插頭的端部形成第2電極的工序。該第2電極可作為凸點電極使用。在該第2電極形成工序中，可以將另行形成的導電材料片固定於所述導電插頭的端部，也可以利用電鍍法等直接將導電材料堆積於所述導電插頭的端部，但是， 也可以原封不動地將所述導電插頭的端部作為第2電極加以使用。
在本申請第1方面的半導體器件的製造方法的又一理想的示例中，所述半導體基板可利用單一的半導體構件形成，或者利用多個的半導體構件形成。(5)本發明第2方面的具有三維層疊結構的半導體器件的製造方法不同於上述第 1方面的半導體器件的製造方法，是形成貫穿覆蓋構成多層半導體電路層中的一層的半導體基板的表面的第1絕緣膜(該半導體基板具有布線結構時，是所述第1絕緣膜及其布線結構)的導電插頭(埋入布線)的方法。即本發明第2方面的半導體器件的製造方法如權利要求13所述，是一種將多層半導體電路層層疊於支持基板上構成的具有三維層疊結構的半導體器件的製造方法，其特點是，包括在構成多層所述半導體電路層中的一層的半導體基板內部或表面，從其表面一側起，形成所要的元件或電路的工序；用第1絕緣膜覆蓋形成所述元件或電路的所述半導體基板表面的工序；貫穿所述第1絕緣膜到達所述半導體基板內部之同時，還從所述半導體基板表面一側起形成用第2絕緣膜覆蓋內壁面的溝槽的工序；從所述半導體基板表面一側起向所述溝槽的內部充填導電材料形成導電插頭的
工序；使用配置於與所述導電插頭的所述半導體基板表面一側的端部對應的位置上的第1電極，將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層上的工序；將固定於所述支持基板或多層所述半導體電路層的另一層的所述半導體基板從其背面一側起選擇性地除去，而且使所述第2絕緣膜露出於所述半導體基板背面一側的工序；以及選擇性地除去露出於所述半導體基板背面一側的所述第2絕緣膜，而且使所述導電插頭露出於所述半導體基板背面一側的工序。(6)本發明第2方面的具有三維層疊結構的半導體器件的製造方法如以上所述， 首先，在構成多層所述半導體電路層中的一層的半導體基板內部或表面，從其表面一側起， 形成所要的元件或電路後，用第1絕緣膜覆蓋所述半導體基板表面。然後，貫穿所述第1絕緣膜到達所述半導體基板內部，同時從所述半導體基板表面一側起形成用第2絕緣膜覆蓋內壁面的溝槽，再從所述半導體基板表面一側起在所述溝槽的內部形成導電插頭後，使用配置於與所述導電插頭的所述半導體基板表面一側的端部對應的位置的第1電極，將所述半導體基板固定於所述支持基板或多層所述半導體電路層中另一層。此後，通過將固定於所述支持基板或多層所述半導體電路層的另一層的所述半導體基板從其背面一側起選擇性地除去，從而使所述第2絕緣膜露出於所述半導體基板背面一側，接著，通過選擇性地除去露出於所述半導體基板背面一側的所述第2絕緣膜，從而使所述導電插頭露出於所述半導體基板背面一側。這些工序都可以利用已知的工藝過程(例如CVD法、各向同性蝕刻法、機械研磨法、CMP法等)進行。另外，所述溝槽由於貫穿所述第1絕緣膜到達所述半導體基板內部， 所以所述溝槽內部的所述導電插頭成為沿層疊方向貫穿該半導體電路層的『埋入布線』。因此，通過使用該埋入布線和所述第1電極，能容易地實現所層疊的所述半導體電路層間在層疊方向上的電氣連接。另外，本發明第2方面的半導體器件的製造方法，從所述半導體基板表面一側起形成所述溝槽和充填所述導電材料，同時所述溝槽還貫穿所述第1絕緣膜到達所述半導體基板內部。因此在能形成貫穿所述第1絕緣膜到達所述半導體基板內部的溝槽的情況下， 該製造方法相當適用。即能與因所述半導體電路層的所述元件或電路的配置(在所述半導體電路層具有布線結構的情況下，除所述元件或電路的配置外，還包括其布線結構內布線的配置)造成的制約相對應，形成最佳的電氣連接用埋入布線。(7)在本發明第2方面的半導體器件的製造方法中，『支持基板』、『半導體電路層』、 『半導體基板』、『電路』、『元件』及充填於溝槽內部的『導電材料』的涵義均與本發明第1方面的半導體器件的製造方法的情況相同。『第1絕緣膜』覆蓋形成所述元件或電路的半導體電路層的『半導體基板』的表面， 只要是能將該表面與其相鄰部分在電氣上絕緣的絕緣膜，可使用任何絕緣膜。適合使用二氧化矽(SiO2)、氮化矽(SiNx)等。『第1絕緣膜』的形成方法是任意的。『溝槽』只要是在貫穿所述第1絕緣膜(在所述半導體電路層具有布線結構時，是所述第1絕緣膜及其布線結構)到達所述半導體基板內部之同時，還用第2絕緣膜覆蓋內壁面，具有所要的深度，收容成為埋入布線的導電插頭的溝槽即可，可以使用任意的構成的溝槽。『溝槽』的深度、開口形狀、開口尺寸、斷面形狀等可擇需任意設定。『溝槽』的形成方法，只要能貫穿所述第1絕緣膜(在所述半導體電路層具有布線結構時，是所述第1絕緣膜及其布線結構)將所述半導體基板從其表面一側選擇性地除去後形成，則可使用任何方法。適合使用利用掩模的各向異性的蝕刻法。覆蓋溝槽內壁面的『第2絕緣膜』只要是能將所述半導體電路層的『半導體基板』 與充填於所述溝槽內部的『導電材料』電氣絕緣的絕緣膜，則可使用任何絕緣膜。適合使用二氧化矽(SiO2)、氮化矽(SiNx)等。『第2絕緣膜』的形成方法是任意的。配置於與所述導電插頭的所述半導體基板表面一側的端部對應的位置的『第1電極』可使用任意構成和形狀。通常『第1電極』做成凸出於布線結構表面，但也可以不凸出。 『第1電極』可以形成於與所述支持基板或多層所述半導體電路層中的另一層的與所述導電插頭對應的部位。總此，只要是能與所述支持基板或多層所述半導體電路層中的另一層電氣連接的電極即可。『第1電極』的材料只要具有採用導電插頭的電氣連接所必須的導電性，則可使用任何材料。『第1電極』可以使另行形成的導電材料片固定於所述導電插頭的端部而形成，也可以利用電鍍法等直接將導電材料堆積於所述導電插頭的端部而形成。還可以利用所述導電插頭形成所述第1電極。也可以不是形成於所述導電插頭的端部，而利用上述方法中任一方法形成於所述支持基板或多層所述半導體電路層中的另一層。執行『使用配置於與所述導電插頭的所述半導體基板表面一側的端部對應的位置上的第1電極，將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層的工序』的方法無特別限制。典型的做法是，利用在熔融或加熱、或者在室溫下加壓使第 1電極與所述支持基板或多層所述半導體電路層的另一層接合，同時使用粘接劑，但也可以是除此以外的方法。在無法熔融或直接加壓接合時，可以將本發明第1方面的半導體器件的製造方法中闡述過的那樣的接合用的金屬夾在其間進行接合。執行『將固定於所述支持基板或多層所述半導體電路層的另一層上的所述半導體基板從其背面一側起選擇性地除去，而且使所述第2絕緣膜露出於所述半導體基板背面一側的工序』的方法和本發明第1方面的半導體器件的製造方法相同，無特別限制。典型的做法是，使用採用掩模的各向同性蝕刻法或各向異性蝕刻法、或者CMP法。也可同時使用機械研磨法。執行『選擇性地除去露出於所述半導體基板背面一側的所述第2絕緣膜，而且使所述導電插頭露出於所述半導體基板背面一側的工序』的方法和本發明第1方面的半導體器件的製造方法的情況相同，無特別限制。典型的做法是，使用採用掩模的各向同性蝕刻法或各向異性蝕刻法、或者CMP法。(8)在本發明第2方面的半導體器件的製造方法的理想的示例中，所述半導體電路層除所述元件或電路外，還具有形成於所述第1絕緣膜的布線結構，所述溝槽貫穿所述第1絕緣膜和所述布線結構而形成。該例中，其優點為，能不僅與因所述半導體電路層的所述元件或電路的配置造成的制約相對應，而且也與因所述布線結構內布線的配置造成的制約相對應地，形成最佳的電氣連接用埋入布線。所述『布線結構』的材料、構成、功能等均為任意的。可以是單層結構，也可以是多層結構。通常由一層或多層形成布線圖形的金屬布線膜和一層或多層絕緣膜構成，但其具體構成可擇需任意選擇。『布線結構』也可以除層疊方向上的電氣連接所使用的所述第1電極外，還包括與所述支持基板或多層所述半導體電路層中的另一層之間的電氣連接所用的電極。在本發明第2方面的半導體器件的製造方法的另一理想示例中，在使所述第2絕緣膜露出於所述半導體基板背面一側的工序和使所述導電插頭露出於所述半導體基板背面一側的工序之間，還包括形成覆蓋所述半導體基板的背面的第3絕緣膜的工序，在使所述導電插頭露出的工序中，與覆蓋所述溝槽的壁面的所述第2絕緣膜一起，選擇性地除去所述第3絕緣膜。在這種情況下，在結束使所述導電插頭露出的工序後，用殘留的所述第3 絕緣膜覆蓋所述半導體基板的背面，所以具有能確保所述半導體基板的背面的電氣絕緣性能的優點。在本發明第2方面的半導體器件的製造方法的又一理想的示例中，在使所述第2 絕緣膜露出於所述半導體基板的背面一側的工序和使所述導電插頭露出於所述半導體基板的背面一側的工序之間，還包括形成覆蓋所述半導體基板的背面的第3絕緣膜的工序、 在所述第3絕緣膜上形成平坦的薄膜的工序、以及選擇性地除去所述平坦的薄膜的工序， 在使所述導電插頭露出的工序中，與所述第2絕緣膜一起，選擇性地除去所述第3絕緣膜和殘留的所述平坦的薄膜。在這種情況下，在結束使所述導電插頭露出的工序後，用殘留的所述第3絕緣膜覆蓋所述半導體基板的背面，所以具有能確保所述半導體基板的背面的電氣絕緣性能的優點，以及由於所述導電插頭做成從所述半導體基板的背面突出，所以具有能將所述導電插頭作為凸點電極使用的優點。在本發明第2方面的半導體器件的製造方法的又一理想的示例中，還包括在露出於所述半導體基板的背面一側的所述導電插頭的端部形成第2電極的工序。可利用該第2 電極作為凸點電極。在該第2電極形成工序中，可以將另行形成的導電材料片固定於所述導電插頭的端部，也可以利用電鍍法等直接將導電材料堆積於所述導電插頭的端部。但是， 也可原封不動地將露出於所述半導體基板背面一側的所述導電插頭的端部作為第2電極來使用。在本發明第2方面的半導體器件的製造方法的又一理想的示例中，所述半導體基板可利用單一的半導體構件形成，或者利用多件半導體構件形成。(9)本發明第3方面的具有三維層疊結構的半導體器件的製造方法不同於上述第 1及第2方面的半導體器件的製造方法，從構成多層半導體電路層中的一層的半導體基板背面一側起形成溝槽，同時通過從半導體基板背面一側向該溝槽內部充填導電材料，形成導電插頭(埋入布線)。即本發明第3方面的半導體器件的製造方法，如權利要求23所述，是一種將多層半導體電路層層疊於支持基板上構成的具有三維層疊結構的半導體器件的製造方法，其特點是包括在構成多層所述半導體電路層中的一層的半導體基板內部或表面從其表面一側起形成所要的元件或電路的工序；用第1絕緣膜覆蓋形成所述元件或電路的所述半導體基板表面的工序；通過使所述第1絕緣膜直接地或隔著布線結構間接地與所述支持基板或多層所述半導體電路層的另一層接合，從而將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層的工序；在固定於所述支持基板或多層所述半導體電路層的另一層的所述半導體基板內部，從其背面一側起形成用第2絕緣膜覆蓋內壁面的溝槽的工序；以及從所述半導體基板背面一側起向所述溝槽內部充填導電材料形成導電插頭的工序。(10)本發明第3方面的具有三維層疊結構的半導體器件的製造方法中，如上所述，在構成多層半導所述體電路層中的一層的半導體基板的內部或表面形成所要的元件或電路後，用第1絕緣膜覆蓋形成該元件或電路的所述半導體基板的表面。然後通過使所述第1絕緣膜直接地或隔著布線結構間接地與所述支持基板或多層所述半導體電路層的另一層接合，從而將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層。而且，在固定於所述支持基板或多層所述半導體電路層中另一層的半導體基板內部，從其背面一側起形成用第2絕緣膜覆蓋內壁面的溝槽後，從所述半導體基板背面一側起向所述溝槽內部充填導電材料形成導電插頭。這些工序都可以利用已知的工藝(例如CVD法、各向同性蝕刻法、機械研磨法、CMP 法等)進行。另外，所述支持基板或所述半導體電路層的另一層和所述導電插頭間的電氣連接可利用形成於所述半導體基板表面的布線(在所述半導體基板具有布線結構時，是形成於該布線結構內部的布線及形成於所述半導體基板表面的布線)能容易地實現。再有， 形成於所述半導體基板表面的布線(布線結構存在時，是形成於該布線結構內的布線及形成於所述半導體基板表面的布線)；和所述溝槽內部的所述導電插頭成為沿層疊方向貫穿該半導體電路層的『埋入布線』。因而，通過使用該埋入布線，能容易地實現所層疊的所述半導體電路層之間的層疊方向上的電氣連接。另外，本發明第3方面的半導體器件的製造方法中，形成所述溝槽和充填所述導電材料可從所述半導體基板的裡面一側開始進行，因此，在形成所述溝槽和充填所述導電材料不能從所述半導體基板的表面一側開始時、或者不可能或難以形成貫穿所述第1絕緣膜(在布線結構存在時，是所述第1絕緣膜和所述布線結構)的溝槽時，該製造方法相當適用。即，能與因所述半導體電路層的所述元件或電路的配置(在所述半導體電路層具有布線結構時，除所述元件或電路的配置外，還包括該布線結構內的布線的配置)造成的制約相對應，形成最佳電氣連接用的埋入布線。還有，在將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層的工序中，也可以使用第1電極。在這種情況下，所述第1電極配置於所述第1絕緣膜或所述布線結構和所述支持基板或多層所述半導體電路層中的另一層中的至少一方上。而所述半導體基板使用所述第1電極，固定於所述支持基板或多層所述半導體電路層中的另一層。(11)在本發明第3方面的半導體器件的製造方法中，『支持基板』、『半導體電路層』、『半導體基板』、『電路』、『元件』及充填於溝槽內部的『導電材料』的涵義均與本發明第 1方面的半導體器件的製造方法的情況相同。『第1絕緣膜』覆蓋形成所述元件或電路的半導體電路層的『半導體基板』的表面， 只要是能夠將該表面與其相鄰部分在電氣上絕緣的絕緣膜，則可使用任何絕緣膜。適合使用二氧化矽(SiO2)、氮化矽(SiNx)等。『第1絕緣膜』的形成方法是任意的。『溝槽』只要具有所要的深度，收容作為埋入布線的導電插頭即可，可以使用任意構成。『溝槽』的深度、開口形狀、開口尺寸、斷面形狀等可擇需任意設定。『溝槽』的形成方法只要能從其表面一側將半導體基板選擇性地除去後形成，則可使用任何方法。適合使用利用掩模的各向異性的蝕刻法。覆蓋溝槽內壁面的『第2絕緣膜』只要能將所述半導體電路層的『半導體基板』與充填於所述溝槽內部的『導電材料』電氣絕緣，則可使用任何絕緣膜。適合使用二氧化矽 (SiO2)、氮化矽(SiNx)等。『第2絕緣膜』的形成方法是任意的。『第1電極』只要配置於所述第1絕緣膜或所述布線結構和所述支持基板或多層所述半導體電路層的另一層中的至少一方上，其構成和形狀可任意選擇。最好在所述第1絕緣膜上直接地或隔著布線結構間接地形成『第1電極』，其構成和形狀可任意選擇。通常， 『第1電極』做成凸出於第1絕緣膜表面(在半導體電路層具有布線結構時，是該布線結構的表面)，但也可以不凸出。只要能與所述支持基板或多層所述半導體電路層中的另一層電氣連接即可。『第1電極』的材料只要具有採用導電插頭的電氣連接所必須的導電性，則可使用任何材料。『第1電極』可以使另行形成的導電材料片固定於所述第1絕緣膜表面或所述布線結構表面(或者，所述支持基板或多層所述半導體電路層的另一層的對向面)而形成，也可以利用電鍍法等直接將導電材料堆積於所述第1絕緣膜表面或所述布線結構表面(或者，所述支持基板或多層所述半導體電路層中的另一層的對向面)而形成。另外，也可以利用形成於所述半導體基板表面並用所述第2絕緣膜覆蓋的布線、或所述布線結構內布線、或者形成於所述支持基板或多層所述半導體電路層中的另一層的對向面的布線而形成。執行『通過使所述第1絕緣膜直接地或隔著布線結構間接地與所述支持基板或多層所述半導體電路層的另一層接合，將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層的工序』的方法無特別限制。執行『使用所述第1電極，將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層的工序』的方法也無特別限制。典型的做法是，利用在熔融或加熱、或者室溫下加壓使第1電極與所述支持基板或多層所述半導體電路層的另一層接合，同時使用粘接劑，但也可以是除此以外的方法。在無法熔融或直接加壓接合時，可以將本發明第1 方面的半導體器件的製造方法中闡述過的接合用的金屬夾在其間進行接合。(12)在本發明第3方面的半導體器件的製造方法理想的示例中，所述半導體電路層除所述元件或電路外，還具有形成於所述第1絕緣膜上的布線結構，所述第1電極隔著所述布線結構間接地形成於所述第1絕緣膜上。該例中，其優點為，不僅能夠與因所述半導體電路層的所述元件或電路的配置造成的制約相對應，而且也與因所述布線結構內布線的配置造成的制約相對應，形成最佳的電氣連接用的埋入布線。在本發明第3方面的半導體器件的製造方法的另一理想的示例中，在形成用所述第2絕緣膜覆蓋內壁面的所述溝槽的工序中，通過將所述半導體基板從其背面一側選擇性地除去，形成貫穿所述半導體基板的所述溝槽，覆蓋所述溝槽內壁面的所述第2絕緣膜做成具有能夠進行所述第1電極與所述導電插頭的電氣連接的開口。在這種情況下，其優點是，只要將所述導電材料充填入所述溝槽內部，就能夠通過所述開口，容易地進行所述第1 電極與所述導電插頭的電氣連接。所述第2絕緣膜的所述開口最好形成於所述溝槽的所述半導體基板表面一側端部附近。由於使所述導電插頭與形成於所述半導體電路表面或內部的所述元件或電路或者布線的接觸變得容易，所以，其優點是所述第1電極與所述導電插頭間的電氣連接變得更加容易。在本發明第3方面的半導體器件的製造方法的又一理想的示例中，還包括在露出於所述半導體基板背面一側的所述導電插頭的端部形成第2電極的工序。該第2電極可作為凸點電極利用。在該第2電極形成工序中，也可以將另行形成的導電材料片固定於所述導電插頭的端部，也可利用電鍍法等直接將導電材料堆積於所述導電插頭的端部。但是，也可以原封不動地將露出於所述半導體基板背面一側的所述導電插頭的端部作為第2電極來使用。在本發明第3方面的半導體器件的製造方法的又一理想的示例中，所述半導體基板由單一的半導體構件形成，或由多個半導體構件形成。(13)本發明第4方面的具有三維層疊結構的半導體器件的製造方法相當於在上述第1方面的半導體器件的製造方法中將形成元件或電路的工序與形成溝槽的工序的次序對調後的方法，即本發明第4方面的半導體器件的製造方法如權利要求2所述，是一種將多層半導體電路層層疊於支持基板上構成的具有三維層疊結構的半導體器件的製造方法，其特點是包括在構成多層所述半導體電路層中的一層的所述半導體基板的內部或表面上，從其表面一側起形成所要的元件或電路的工序；在形成所述元件或電路的所述半導體基板內部從其表面一側起，形成用第1絕緣膜覆蓋內壁面的溝槽的工序；從所述半導體基板的表面一側起向所述溝槽內部充填導電材料形成導電插頭的
工序；
用第2絕緣膜覆蓋形成所述元件或電路和所述導電插頭的所述半導體基板的表面的工序；通過使所述第2絕緣膜直接地或隔著布線結構間接地與所述支持基板或多層所述半導體電路層的另一層接合，將所述半導體基板固定於所述支持基板或多層所述半導體電路層的另一層的工序；將固定於所述支持基板或多層所述半導體電路層的另一層的所述半導體基板從其背面一側起選擇性地除去，而且使所述第1絕緣膜露出於所述半導體基板背面一側的工序；以及選擇性地除去露出於所述半導體基板背面一側的所述第1絕緣膜，而且使所述導電插頭露出於所述半導體基板背面一側的工序。(14)在本發明第4方面的具有三維層疊結構的半導體器件的製造方法中，如上所述，將形成所述元件或電路的工序和形成所述溝槽的工序的次序對調，此外與本申請第1 方面的半導體器件的製造方法相同，所以依據和第1方面的半導體器件的製造方法相同的理由，可知能獲得與其相同的效果。還有，在將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層的工序中，也可使用第1電極。在這種情況下，所述第1電極配置於所述第2絕緣膜或所述布線結構和所述支持基板或多層所述半導體電路層的另一層中的至少一方上。而且， 所述半導體基板使用所述第1電極，固定於所述支持基板或多層所述半導體電路層中的另
一層上。(15)本發明第4方面的半導體器件的製造方法中，『支持基板』等涵義和本發明第 1方面的半導體器件的製造方法的情況相同。(16)在本發明第4方面的半導體器件的製造方法的理想示例中，所述半導體電路層除所述元件或電路外，還具有形成於所述第2絕緣膜上的布線結構，所述第1電極隔著所述布線結構間接地形成於所述第2絕緣膜上。在該例中，其優點是，不僅能與因所述半導體電路層的所述元件或電路的配置造成的制約相對應，而且也能夠與因所述布線結構內的布線配置造成的制約相對應，形成最佳的電氣連接用的埋入布線。在本發明第4方面的半導體器件的製造方法的另一理想的示例中，在使所述第1 絕緣膜露出於所述半導體基板背面一側的工序和使所述導電插頭露出於所述半導體基板背面一側的工序之間還包括形成覆蓋所述半導體基板的背面的第3絕緣膜的工序，在使所述導電插頭露出的工序中，和所述第1絕緣膜一起選擇性地除去所述第3絕緣膜。在這種情況下，在結束使所述導電插頭露出的工序後，用殘留的所述第3絕緣膜覆蓋所述半導體基板的背面，所以具有能確保所述半導體基板的背面的電氣絕緣性能的優點。在本發明第4方面的半導體器件的製造方法的又一理想的示例中，在使所述第1 絕緣膜露出於所述半導體基板背面一側的工序和使所述導電插頭露出於所述半導體基板的背面一側的工序之間，還包含形成覆蓋所述半導體基板的背面的第3絕緣膜的工序、在所述第3絕緣膜上形成平坦的薄膜的工序、以及選擇性地除去所述平坦的薄膜的工序，在使所述導電插頭露出的工序中，與所述第1絕緣膜一起，選擇性地除去所述第3絕緣膜和殘留的所述平坦的薄膜。在這種情況下，由於在結束使所述導電插頭露出的工序後用殘留的所述第3絕緣膜覆蓋所述半導體基板的背面，所以具有能確保所述半導體基板背面的電氣絕緣性能的優點，以及由於所述導電插頭做成從所述半導體基板的背面凸出，所以具有能將所述導電插頭作為凸點電極利用的優點。在本發明第4方面的半導體器件的製造方法的又一理想的示例中，還包括在露出於所述半導體基板背面一側的所述導電插頭的端部形成第2電極的工序。可利用該第2電極作為凸點電極。在該第2電極形成工序中，可以將另行形成的導電材料片固定於所述導電插頭的端部，也可以利用電鍍法等直接將導電材料堆積於所述導電插頭的端部，但是，也可以原封不動地將所述導電插頭的端部作為第2電極來使用。在本發明第4方面的半導體器件的製造方法的又一理想的示例中，所述半導體基板可利用單一的半導體構件形成，或者利用多件的半導體構件形成。上述理想的示例均與本發明第1方面的半導體器件的製造方法的情況相同。(17)上述本發明第1至第4方面的半導體器件的製造方法可適用於具有三維層疊結構的任意的半導體器件，不論其尺寸如何。三維層疊半導體器件可以為晶片尺寸(在這種情況下，構成三維層疊結構的半導體電路層的各層分別成為晶片尺寸)，也可以為晶片尺寸(在這種情況下，所述半導體電路層的各層分別成為晶片尺寸)，也可以為晶片尺寸和晶片尺寸的中間的尺寸(在這種情況下，構成三維層疊結構的半導體電路層的各層分別成為晶片尺寸和晶片尺寸的中間的尺寸)，也可以為比晶片尺寸大的尺寸(在這種情況下，構成三維層疊結構的半導體電路層的各層分別成為比晶片尺寸大的尺寸)。這裡，所謂『晶片尺寸』意即和半導體晶片幾乎相同尺寸(例如直徑8時)。在本發明中由於半導體電路層的層疊數是任意的，所以三維層疊半導體器件的高度也是任意的。所述半導體電路層的各層可以由一片半導體晶片或二維地配置的多片半導體晶片形成，也可以由一片半導體晶片(或半導體構件)或二維地配置的多片半導體晶片(或半導體構件)形成。利用本發明第1至第4方面的具有三維層疊結構的半導體器件的製造方法，可取得以下的效果(i)使用埋入布線能容易地實現所層疊的半導體電路層間在層疊方向上的電氣連接、(ii)能與因所層疊的半導體電路層的各元件或電路的配置(半導體電路層具有布線結構時，除所述元件和電路的配置外，還包括其布線結構內的布線的配置)造成的制約相對應，形成最佳的電氣連接用的埋入布線。


圖1為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。圖2為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖1的繼續。圖3為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖2的繼續。圖4為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖3的繼續。圖5為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖4的繼續。
圖6為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖5的繼續。圖7為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖6的繼續。圖8為按各每一道工序示出本發明實施方式2的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。圖9為按各每一道工序示出本發明實施方式2的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖8的繼續。圖10為按各每一道工序示出本發明實施方式2的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖9的繼續。圖11為按各每一道工序示出本發明實施方式2的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖10的繼續。圖12為按各每一道工序示出本發明實施方式2的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖11的繼續。圖13為按各每一道工序示出本發明實施方式2的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖12的繼續。圖14為按各每一道工序示出本發明實施方式3的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。圖15為按各每一道工序示出本發明實施方式3的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖14的繼續。圖16為按各每一道工序示出本發明實施方式3的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖15的繼續。圖17為按各每一道工序示出本發明實施方式4的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。圖18為按各每一道工序示出本發明實施方式4的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖17的繼續。圖19為按各每一道工序示出本發明實施方式4的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖18的繼續。圖20為按各每一道工序示出本發明實施方式4的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖19的繼續。圖21為按各每一道工序示出本發明實施方式5的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。圖22為按各每一道工序示出本發明實施方式6的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。圖23為按各每一道工序示出本發明實施方式7的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。圖M為按各每一道工序示出本發明實施方式7的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖23的繼續。圖25為按各每一道工序示出本發明實施方式7的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，是圖M的繼續。圖沈為按各每一道工序示出本發明實施方式8的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。標號說明1、1，、1」、認、讓第1半導體電路層la、la，、IAaUBa減薄後的第1半導體電路層2、2，第2半導體電路層2a,2a'減薄後的第2半導體電路層11半導體基板125士02膜12b柵極絕緣膜13、13a 溝槽HSiO2 膜15導電插頭16源極 漏極區域18 柵極19、19a層間絕緣膜20金屬布線膜21導電材料30、30A、30B多層布線結構31絕緣材料32、33、；34 布線層35、35a、36 導電體37微凸點電極38導電體39粘接劑40支持基板41粘接劑42、42a、43微凸點電極44粘接劑51、52Si 晶片51a、5^i減薄後的Si晶片53粘接劑61、62Si 晶片61a、6^i減薄後的Si晶片
具體實施例方式以下參照附圖對本發明的理想實施方式進行具體說明。實施方式1
圖1(a) 圖7(1)為按各每一道工序示出本發明實施方式1的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。該實施方式1為將半導體晶片疊置製造具有三維層疊結構的半導體器件的例子。首先，如圖1(a)所示，準備由單晶矽(Si)形成的晶片(Si晶片)11作為半導體基板。然後在該晶片(半導體基板)11的表面(第1主面)形成二氧化矽(SiO2)膜12(厚 IOnm左右)，用SiA膜12覆蓋該表面之整個面。然後，在SW2膜12上，再形成氮化矽(Si3N4) 膜12a (厚50nm左右)，用Si3N4膜1 覆蓋SiO2膜12的整個表面。再在Si3N4膜1 上形成布線圖形化的光致抗蝕膜17以獲得所要的溝槽13。此後，將光致抗蝕膜17作為掩模選擇性地除去其下的Si3N4膜12a，在應形成溝槽 13的部位形成開口。接著，將如此形成開口的SiNx膜1 作為掩模，依次選擇性地除去其下的SiO2膜12和Si基板(晶片)11。這裡，採用已知的各向異性蝕刻法(幹蝕刻法)。就這樣，在基板(晶片)11內部的規定位置上從其表面一側起形成多條所要深度的溝槽13。 溝槽13分別配置於這樣的部位，這些部位應形成用於進行Si基板(晶片)11的層疊方向的電氣連接的埋入布線(導電插頭)。各溝槽13的斷面形狀和大小都是任意的，但可以是， 例如直徑或一邊為數μ m的圓形或矩形。此時的狀態如圖1(a)所示。蝕刻結束後，除去作為掩模使用的光致抗蝕膜17。還有，作為掩模使用的光致抗蝕膜17也可以在Si3N4膜12a的蝕刻結束後，在S^2膜12的蝕刻結束前除去。此後，在Si基板(晶片)11表面上原樣保留Si3N4膜12a，用熱氧化法，在這些溝槽13的露出面(內壁面)選擇性地形成SiA膜14(厚度500nm左右)。SW2膜14覆蓋溝槽13的整個內壁面，同時還與覆蓋基板11表面的S^2膜12連成一體。此時的狀態如圖 1 (b)所示。在熱氧化結束後，除去Si3N4膜12a。然後，在露出面被絕緣膜14覆蓋的各溝槽13內部用已知的方法從基板11的表面一側選擇性地埋入適當的導電材料形成導電插頭15。例如，用CVD(Chemical Vapor Deposition,即化學氣相澱積)法使導電材料膜在Si基板(晶片)11的整個面上澱積後， 再利用蝕刻法或機械研磨法和CMP(Chemical Mechenical Polishing,即化學機械研磨) 法的組合，選擇性地除去該導電材料膜的S^2膜12上的部分，同時，通過保留處於溝槽13 的內部的部分，得到導電插頭15。這裡所用的導電材料有例如多晶矽等半導體、鎢(W)、銅 (Cu)、鋁(Al)等金屬。但並不限於此。在圖1(c)中，各導電插頭15的上端畫得比SiO2膜12的表面稍低些，但也可和SW2 膜12的表面相同。而且，在基板11表面的未形成溝槽13的部位，換言之，在和基板11表面的溝槽13 不重疊的位置，用已知的方法形成所需數量的MOSFET (金屬氧化物半導體場效應電晶體) (以後簡稱為MOS電晶體)，構成所要的電路。各MOS電晶體由在基板11內部空開一定間隔形成的一對源極·漏極區域16、形成於源極·漏極區域16之間的柵極絕緣膜12b、以及形成於柵極絕緣膜12b上的柵極18構成。柵極絕緣膜12b由不同於形成SW2膜12的工序的另一工序中形成的S^2膜構成。即在應形成柵極絕緣膜12b的部分選擇性地除去S^2 膜12，此後通過重新在相同部位形成SiO2膜而形成。此時的狀態如圖1(c)所示。在這裡，作為形成於基板11上的半導體元件的一個例子示出MOS電晶體，但本實施方式並不限於此，當然可以擇需形成任意的半導體元件。這一點在以後所述的其它實施方式中也都一樣。然後，如圖2(d)所示，在覆蓋基板11表面的絕緣膜12上，在Si基板(晶片)11 的整個面上形成層間絕緣膜19，利用該層間絕緣膜19覆蓋MOS電晶體及露出於其上的面的全體。作為層間絕緣膜19可任意使用已知的有機或無機的絕緣膜。而且選擇性地蝕刻層間絕緣膜19，分別形成達到所要的源極 漏極區域16及各溝槽13內部的導電插頭15的貫穿孔。然後，利用已知的方法將導電材料21充填於與層間絕緣膜19的源極·漏極區域16 對應的貫穿孔內部。此後，在層間絕緣膜19上形成導電金屬膜(圖中未示出)後選擇性地蝕刻該金屬膜，得到製成布線圖形的金屬布線膜20。該金屬布線膜20分成若干個布線部分，這些布線部分分別通過層間絕緣膜19的貫穿孔與對應的導電插頭15接觸，藉助於此， 該金屬布線膜20的各布線部分和與其對應的導電插頭15電氣連接。圖2(d)中，該金屬布線膜20的一個布線部分通過充填於層間絕緣膜19對應的貫穿孔內部的導電材料21，在電氣上與對應的源極·漏極區域16連接。接著，在金屬布線膜20上利用已知的方法形成多層布線結構30。該多層布線結構 30具有絕緣材料31、埋設於絕緣材料31內部的三層布線層32、33、34、以及主要用於這些布線層32、33、34的層間連接用的導電體35、36。導電體35、36通常埋設於在絕緣材料31 上形成的通路孔(via hole)中，但並不限於此。絕緣材料31可由單一電氣絕緣材料組成， 但大多由幾層不同的電氣絕緣材料層組成的層疊體形成。多層布線結構30的構成·使用材料或形成方法是公知的，所以不再對它們作詳細說明。而且，在多層布線結構30表面(已作平整處理)利用已知的方法形成多個微凸點電極37(這與『第1電極』對應)。各微凸點電極37的形狀及大小都是任意的，例如可以是，直徑或一邊為數μ m的圓形或矩形。這時的狀態如圖2(d)所示。這些微凸點電極37分別通過多層布線結構30內的布線層32、33或34和導電體35或36，與溝槽13內部的對應的導電插頭15電氣連接。這樣，位於多層布線結構30表面的微凸點電極37和位於多層布線結構30下方的導電插頭15在電氣上互相連接，通過它，Si基板11的縱向(層疊方向) 能互相電氣連接。另一方面，形成於Si基板11上的MOS電晶體(即形成於基板11上的電路)能根據需要，通過金屬布線膜20與多層布線結構30和導電插頭15電氣連接，所以也能夠通過微凸點電極37和導電插頭15對MOS電晶體(即形成於基板11上的電路)進行電氣信號的輸入/輸出。微凸點電極37可以使另行形成的導電材料片固定於多層布線結構30表面的規定位置而形成，也可以直接利用電鍍法等將導電材料選擇性地堆積於多層布線結構30的表面而形成。另外，可利用多層布線結構30的導電體36等形成微凸點電極37。例如可使導電體36上端露出或凸出於多層布線結構30的表面而形成，將其作為微凸點電極37。如上所述形成的具有MOS電晶體(電路)的Si基板(Si晶片)11和形成於基板 11的多層布線結構30構成第1半導體電路層1。接著，利用形成於多層布線結構30表面的微凸點電極37，使第1半導體電路層1 固定於支持基板40。換言之，利用微凸點電極37，第1半導體電路層1和支持基板40間進行機械連接。可以使用例如玻璃、單晶矽制的晶片等作為支持基板40，但這裡用Si晶片 (內裝半導體電路的LSI晶片)。利用微凸點電極37，第1半導體電路層1也與由Si晶片構成的支持基板40內形成的半導體電路電氣連接。作為Si晶片可以是未內裝半導體電路的單純的晶片。在該狀態下，在多層布線結構30和支持基板40之間空出與微凸點電極37厚度相當的間隙。因此，將電氣絕緣的粘接劑39充填於該間隙中並使其固化。作為粘接劑39可使用聚醯亞胺樹脂或環氧樹脂等。這樣，利用粘接劑39和微凸點電極37，第半導體電路層 1與支持基板40在電氣上、機械上進行連接。還有，在支持基板40由玻璃形成時或未內裝半導體電路的半導體晶片形成時，微凸點電極37就只能用於第1半導體電路層1和支持基板40間的機械連接用。在這種情況下，可以省去微凸點電極37，也可以將第1半導體電路層1和支持基板40直接粘接。其後，一邊利用支持基板40支持第1半導體電路層1，一邊利用機械研磨法及CMP 法研磨Si基板11的背面(第2主面)一側直至離開內部各溝槽13下端的距離為例如1 μ m 左右為止，使基板11整體厚度減薄。以後用Ia表示經如此研磨減薄的第1半導體電路層 1。這時的狀態如圖2(e)所示。然後，利用溼法蝕刻或等離子蝕刻等各向同性蝕刻選擇性地除去減薄後的第1半導體電路層la(即Si基板11)背面一側，如圖3(f)所示，使覆蓋溝槽13的內壁面的S^2 膜14露出於第1半導體電路層Ia背面一側。此時的蝕刻量調整成在蝕刻結束時導電插頭 15的下端僅凸出於基板11的背面規定距離。然後，如圖3(g)所示，在基板11的表面和露出的SW2膜H上利用CVD法等已知的方法形成3102膜41。SiO2膜41的厚度為例如0.2 μ m左右。其後，通過用CMP法研磨基板11的背面一側，與該SW2膜41 一起，選擇性地除去SW2膜H，如圖4(h)所示，使溝槽 13內部的導電插頭15的下端露出。殘留的SW2膜41覆蓋基板11背面的導電插頭15和 SiO2膜14以外的部分，基板11的背面一側整體變得平坦。換言之，第1半導體電路層Ia 的整個背面都變得平坦。此後，利用已知的方法如圖4(i)所示，分別在露出的各導電插頭15的下端形成微凸點電極42。這些微凸點電極42在處於例如圖4(h)所示狀態的基板11(第1半導體電路層la)的整個背面形成導電膜(圖中未示出)後，能利光刻法及蝕刻法選擇性地除去該導電膜形成，也能使用剝離法或電鍍法形成。使用剝離法時，首先在處於圖4(h)示出的狀態的基板Ia的整個背面上形成在應形成微凸點電極42的部位有通孔的保護膜(圖中未示出)，接著，在該保護膜上形成導電層(圖中未示出)後剝去該保護膜，於是，通過該保護膜的通孔選擇性地只留下與半導體電路層Ia的背面接觸的所述導電膜的部分，成為電極42。 各電極42固定於對應的導電插頭15下端。用電鍍法時，也能和剝離法同樣地形成。接著，如以下所述，使第2半導體電路層2固定在第1半導體電路層Ia的背面。在這裡，第2半導體電路層2由於具有和第1半導體電路層1大致相同的構成，所以在對應的要素上標註與第1半導體電路層1的情況相同的標號，其說明省略。還有，根據需要，當然可以將第2半導體電路層2做成與第1半導體電路層1不同的構成。在第2半導體電路層2的多層布線結構30的表面，如圖5 (j)所示，在與設置於第 1半導體電路層la(Si晶片11)的背面的與微凸點電極42對應的(相互重疊的)位置上分別形成微凸點電極43。這些電極43通過分別與第1半導體電路層Ia的對應的電極42熔敷而接合。第2半導體電路層2這樣固定於第1半導體電路層Ia的背面一側(機械地連接)，同時也進行兩電路層Ia及2之間的電氣連接。這時，在兩半導體電路層Ia和2之間產生與電極42與43的厚度之和相當的間隙。這時的狀態如圖5(j)所示。在這裡，電極43和電極42通過『熔敷』接合，但並不限於此，也可以用任何方法使電極43和電極42接合。例如在室溫或加熱下通過直接對電極43和電極42加壓使它們接觸，從而互相壓接在一起，也可以夾著接合用的金屬使電極43和電極42接觸後通過對該接合用的金屬加熱使其熔融以進行接合。然後，如圖6 (k)所示，在第1及第2半導體電路層Ia和2之間的間隙中利用注入法等充填入電氣絕緣性的粘接劑44並使其固化。就這樣，完成兩半導體電路層Ia和2之間的機械連接和電氣連接。作為粘接劑44可使用聚醯亞胺樹脂或環氧樹脂等。還有，可以在接合前將粘接劑44塗布於第1及第2半導體電路層Ia和2的對向面(或任一對向面)上，在第1及第2半導體電路層Ia和2接合時使粘接劑44充填於它們之間的間隙中，同時還從該間隙擠出多餘的粘接劑44，以此代替將粘接劑44充填於接合後的第1及第2半導體電路層Ia和2之間的間隙。在這種情況下，除去多餘的粘接劑44 後，再使上述間隙內的粘接劑44固化。此後，對於與第1半導體電路層Ia接合的第2半導體電路層2，與第1半導體電路層Ia的情況相同，用機械研磨法及CMP法研磨Si基板(晶片)11的背面一側，直至離開各溝槽13下端的距離例如為1 μ m左右。以後用加表示經如此減薄的第2半導體電路層 2(參照圖7(1))。然後，利用和第1半導體電路層Ia的情況同樣的方法，選擇性地除去第2半導體電路層加的基板(晶片)11的下部，使溝槽13內部的SiO2膜41露出，在基板11的背面和露出的SiA膜14上形成SiA膜41，選擇性地除去SiA膜41和SiA膜14，使導電插頭 15下端露出，再在露出的導電插頭15下端分別形成微凸點電極42。這樣，半導體電路層加的構成如圖7(1)所示。圖7(1)的第2半導體電路層加實際上和圖4(i)所示的第1半導體電路層Ia處於實質上相同狀態。在該半導體器件是由第1及第2半導體電路層化及加構成的兩層結構的三維層疊半導體器件時，形成於第2半導體電路層加的背面一側的微凸點電極42可作為外部電路連接用微凸點電極使用。在這種情況下，第2半導體電路層加的背面由於微凸點電極42 以外的部位被SiO2膜14和S^2膜41覆蓋，所以沒有妨礙。該半導體器件具有第3或其以上的半導體電路層時，可根據需要利用同上的方法重疊於第2半導體電路層加上，依次層疊·固定第3、第4、第5…半導體電路層(圖中未示出)，製造出三層結構、四層結構、五層結構的具有三維層疊結構的半導體器件。在這一階段，從圖7(1)可知，第1半導體電路層Ia內部的電路，一方面可以通過第1半導體電路層Ia內的多層布線結構30中的布線和微凸點電極37，與上方的支持基板 40內的電路電氣連接，另一方面，可以通過第1半導體電路層Ia內的導電插頭15和微凸點電極42及43以及第2半導體電路層加內的多層布線結構30中的布線，與第2半導體電路層加內的電路電氣連接。同樣，第2半導體電路層加內的電路可以通過第2半導體電路層加內的導電插頭15和微凸點電極42 (及43)，與下方的外部電路或第3半導體電路層內的電路電氣連接。如上所述，按照本發明實施方式1的半導體器件的製造方法，首先，在構成第1半導體電路層1的Si基板(Si晶片)11內部規定位置上，從其表面一側起形成多個內壁面被SiO2膜14覆蓋的規定深度的溝槽13，從基板11表面一側將導電材料充填於該溝槽13內部形成導電插頭15。然後，從基板11表面一側起在基板11表面上形成所要的半導體元件 (這裡是MOS電晶體)，使其構成所要的電路，並與溝槽13 (即導電插頭15)不重疊，在其上隔著層間絕緣膜19形成多層布線結構30後，在該多層布線結構30的表面形成多個與導電插頭15電氣連接的微凸點電極37。而且，使用這些微凸點電極37，將具有多層布線結構30 的Si基板11固定於支持基板40的一個面上。此後，從其背面一側選擇性地除去固定於支持基板40的Si基板11，減薄Si基板11本身的厚度，以使覆蓋溝槽13的內壁面(露出面) 的SiO2膜14露出於基板11的背面一側。接著，通過選擇性地除去露出於基板11的背面一側的SiO2膜14，使導電插頭15露出於基板11的背面一側，在其露出端形成微凸點電極 42。這一點對於第2半導體電路層2、和第3、第4、第5…半導體電路層都一樣。這些工序可以用已公知的工藝(例如，CVD法、各向同性蝕刻法、機械研磨法、CMP 法等)執行。另外，多層布線結構30表面的微凸點電極37和形成於溝槽13內部並一端露出於基板11的背面一側的導電插頭15間的電氣連接由於可利用多層布線結構30的內部金屬布線和形成於層間絕緣膜19上的布線膜20來進行，所以多層布線結構30內部的布線 (布線層32、33、34和導電體35、36)、布線膜20、和導電插頭15成為沿層疊方向貫穿第1半導體電路層Ia的『埋入布線』。因而，通過使用該埋入布線和微凸點電極37(或微凸點電極 42及4 ，能容易地實現支持基板40和第1半導體電路層Ia之間(或者，第1半導體電路層Ia和第2半導體電路層加之間、再有第2半導體電路層加以後的相鄰的半導體電路層之間)的層疊方向上的電氣連接。另外，按照本發明實施方式1的半導體器件的製造方法，從Si基板(晶片)11的表面(第1主面)一側起形成溝槽13並向這些溝槽13充填導電材料，同時溝槽13不貫穿多層布線結構30和層間絕緣膜19。因此，在不能從基板11的背面(第2主面)一側起形成溝槽13和充填導電材料時，或者不能或難以形成貫穿多層布線結構30的溝槽13時，本製造方法相當適用。即能應對因第1半導體電路層Ia內的半導體元件或布線的配置、或多層布線結構30內的布線的配置造成的制約。這對於第2半導體電路層加及其以後的半導體電路層也是同樣的。還有，上述例子中，表示在支持基板40之下依序層疊·固定第1半導體電路層Ia 和第2半導體電路層加的情形，但是當然也可以將支持基板40的方向上下顛倒，在支持基板40之上依序層疊·固定第1半導體電路層Ia和第2半導體電路層加。另外，上述例子中，形成圖2(d)所示結構的第1半導體電路層1後，利用電極37直接與支持基板40連接，此後，形成圖5(j)所示結構的第2半導體電路層2後，利用微凸點電極42和43直接與第1半導體電路層1連接，但本實施方式的製造方法不限於此。例如， 可以如以下所述進行。即首先製造好圖2(d)示出的結構的第1半導體電路層1和圖5(j) 示出的結構的第2半導體電路層2。此後使第1半導體電路層1固定於支持基板40後加工第1半導體電路層1的背面，形成具有圖4(i)示出的結構的第1半導體電路層la。接著將圖5(j)示出的結構的第2半導體電路層2固定於第1半導體電路層Ia後加工第2半導體電路層2的背面，形成具有圖7(1)示出的結構的第2半導體電路層加。再有，具有上述構成的晶片尺寸的三維層疊半導體器件，也可以不分割由所層疊的多片晶片組成的晶片層疊體，而將其原封不動地作為單一的晶片尺寸的三維層疊半導體器件使用，但是，當然也可以在支持基板40的正交方向(層疊方向)進行適當切割，分成多個部分，作為比晶片尺寸小的多個三維層疊半導體器件使用。實施方式2圖8(a) 圖13 (i)為表示本發明實施方式2的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。該實施方式2為將半導體晶片疊置以製造具有三維層疊結構的半導體器件的例子。上述實施方式1中，第1及第2半導體電路層Ia和加都用Si晶片構成，但本實施方式2中，不同之處在於第1及第2半導體電路層la』和2a』分別由配置於同一平面內的多片Si晶片構成。本實施方式中，為便於說明，如圖13(i)所示，假設第1半導體電路層 la，由配置於同一平面內的兩片Si晶片51a和5 構成，並且第2半導體電路層2a』由配置於同一平面內的兩片Si晶片61a和62a構成，以此進行說明。首先，最初和實施方式1的情況一樣，形成具有圖2(d)所示構成的第1半導體電路層1。然後，對該第1半導體電路層1用已知的方法進行切割，得到如圖8(a)所示的兩片 Si晶片51和52。切割方向為相對Si基板11正交的方向(層疊方向)。還有，Si晶片51 和52當然也可用別的方法製造。接著，利用形成於Si晶片51和52的多層布線結構30表面的微凸點電極37，將 Si晶片51和52分別固定(機械連接)於支持基板40的一面的規定部位。作為支持基板 40，可使用例如玻璃、單晶矽制的晶片等，但是在這裡採用內裝半導體電路的Si晶片。利用微凸點電極37，將Si晶片51和52與形成於由Si晶片構成的支持基板40內的半導體電路電氣連接。圖8 (a)中雖只示出一個連接Si晶片51用的微凸點電極37，但是當然實際上用多個微凸點電極37進行連接。這一點對於Si晶片5也一樣。在該狀態下，Si晶片51和52的多層布線結構30和支持基板40之間，分別空出與微凸點電極37厚度相當的間隙。因而，雖然和實施方式1的情況同樣地將電氣絕緣的粘接劑53充填入該間隙中並使其固化，但又與實施方式1不同，為了增強粘接劑53的粘接強度，又填埋Si晶片51和52間的間隙，因此使得粘接劑53的厚度大大增加。這樣，如圖 8(b)所示，使Si晶片51和52的背面一側的一部分以外埋沒於粘接劑53中。作為粘接劑 53可使用聚醯亞胺樹脂或環氧樹脂等。這樣，最終利用粘接劑53和微凸點電極37，將Si晶片51和52與支持基板40機械·電氣連接。就這樣，形成具有Si晶片51和52的第1半導體電路層1，。還有，在支持基板40由玻璃形成的情況下或由未內裝半導體電路的半導體晶片形成的情況下，微凸點電極37隻為Si晶片51和52與支持基板40之間的機械連接所用。其後，一邊利用支持基板40成一整體地支持Si晶片51和52，一邊利用CMP法研磨兩Si晶片51和52的Si基板11的背面(第2主面)一側直至離開內部的各溝槽13下端的距離為例如1 μ m左右為止，減薄Si晶片51和52整體厚度，以後用51a和5 表示經如此研磨減薄後的Si晶片51和52。另外，以後用la』表示經如此研磨減薄後的第1半導體電路層1，。然後，利用溼法蝕刻或等離子蝕刻等各向同性蝕刻法選擇性地除去兩晶片51a和 52a的Si基板11背面一側，如圖9(c)所示，使溝槽13內部的S^2膜14露出。此時的蝕刻量調整成在蝕刻結束後溝槽13內部的導電插頭15下端僅凸出於基板11的背面規定距離，或粘接劑53的露出面和基板11的背面成同一平面。然後，如圖9(d)所示，在基板11的背面和從該面露出的SW2膜H上用CVD法等已知的方法形成厚0. 2 μ m左右的SW2膜41。而且，通過用CMP法研磨這樣形成的SW2膜 41及SW2膜H直至導電插頭15的下端露出，從而選擇性地與SW2膜41 一起除去SW2膜 14，如圖10(e)所示，使導電插頭15的下端露出。殘留的SiO2膜41覆蓋著各晶片51a和 52a的基板11的背面的除導電插頭15以外的部分和粘接劑53的露出面，上述這些均變得平坦。換言之，由晶片51a和5 組成的第1半導體電路層la』整個背面都變得平坦。此後，利用已知的方法，如圖10 (f)所示，在露出的各導電插頭15下端分別形成微凸點電極42。這些微凸點電極42可用和實施方式1所述的相同方法形成。然後，如圖11(g)所示，將形成第2半導體電路層2』的兩片Si晶片61和62分別固定於形成第1半導體電路層la』的晶片51a和52a的背面的規定位置上。這裡，Si晶片 61和62由於分別具有與Si晶片51和52幾乎相同的構成，所以在對應的要素上標註與Si 晶片51和52的情況相同的標號，其說明省略。還有，當然也可以根據需要把Si晶片61和 62做成與晶片51和52結構不同的晶片。在Si晶片61和62的多層布線結構30表面，如圖11 (g)所示，在與形成於Si晶片51a和52a的背面的微凸點電極42對應的位置上，分別形成微凸點電極43。這些微凸點電極43分別通過與Si晶片51a和52a的對應的電極42熔敷而接合，當然也可以用其它任意的方法接合。形成第2半導體電路層2』的Si晶片61和62就這樣地分別固定於形成第 1半導體電路層la』的Si晶片51a和52a的背面一側，同時也在這兩層半導體電路層la』 和2』間進行電氣連接。這時，如圖11(g)所示，半導體電路層la』和2』間空開與電極42 和43厚度之和相當的間隙。然後，如圖12(h)所示，在第1及第2半導體電路層la』和2』之間的間隙中利用注入法等充填電氣絕緣的粘接劑44並使其固化。此時，為了利用粘接劑44增加粘接強度， 有由於填埋Si晶片61和62之間的間隙，使粘接劑44的厚度十分厚。這樣，如圖12(h)所示，Si晶片61和62的背面一側的一部以外被埋沒於粘接劑44中。通過這樣，形成第1及第2半導體電路層la』和2』的Si晶片51a和5 及Si晶片61和62間的電氣·機械連接得以完成。粘接劑44可以使用聚醯亞胺樹脂或環氧樹脂等。然後，對於第2半導體電路層2』的Si晶片61及62，利用機械研磨法及CMP法對 Si基扳11的下部進行研磨，直至離開內部的各溝槽13的下端的距離為例如Iym左右為止，使基板11減薄。以後，分別用Si晶片61a和6 表示厚度經如此減薄後的Si晶片61 和62。另外，以後用2a』表示經如此研磨減薄後的第2半導體電路層2』。然後，利用和形成第1半導體電路層la』的Si晶片51a和52a的情況同樣的方法， 選擇性地除去形成第2半導體電路層2a』的Si晶片61a和62a的基板11下部，使溝槽13 內部的SW2膜H露出，選擇性地除去SW2膜14，在露出的割導電插頭15下端分別形成微凸點電極42。這樣，第2半導體電路層2a』的構成就如圖13(i)所示。圖13(i)示出的第 2半導體電路層加』(即Si晶片61a及62a)實際上為和圖10(f)示出的第1半導體電路層la，(即Si晶片51a及52a)相同的狀態。該半導體器件為由第1及第2半導體電路層la』和2a』構成的兩層結構的情況下，形成於第2半導體電路層加』(即Si晶片61a及62a)的背面的微凸點電極42可作為外部電路連接用的微凸點電極使用。該半導體器件具有第3或其以上的半導體電路層時， 可以根據需要用同上的方法將第3、第4、第5…半導體電路層(圖中未示出)層疊·固定， 製造出具有三維層疊結構的半導體器件。如以上所述，本發明實施方式2的半導體器件的製造方法，首先對構成第1半導體電路層1』的Si晶片51和52，在該Si基板11內部規定位置從其表面一側起分別形成多條用絕緣膜14覆蓋內壁面的規定深度的溝槽13，從基板11表面一側將導電材料充填於該溝槽13內部形成導電插頭15。然後，從基板11表面一側起，為構成所要電路，在基板11表面形成所需的半導體元件(這裡是MOS電晶體)，使其與溝槽13(即導電插頭15)不重疊，在其上隔著層間絕緣膜19形成多層布線結構30後，在該多層布線結構30表面形成多個與導電插頭15電氣連接的微凸點電極37。而且，使用這些微凸點電極37，將具有多層布線結構 30的Si晶片51和52固定於支持基板40的一面的規定部位。此後，通過將固定於支持基板40的Si晶片51a和5 從其背面一側選擇性地除去，減薄Si晶片51a和52a，使覆蓋溝槽13的內壁面(露出面)的SiO2膜14露出於Si晶片51a和52a的背面一側。接著，通過選擇性地除去露出於Si晶片51a和52a的背面一側的SW2膜14，使導電插頭15露出於 Si晶片51a和52a的背面一側，在其露出端形成微凸點電極42。這一點對於第2半導體電路層2或第3、第4、第5…半導體電路層也一樣。這些工序都可以利用已知的工藝(例如CVD法、各向同性蝕刻、機械研磨法、CMP 法等)進行。另外，多層布線結構30的表面電極37與形成於晶片51a和5 溝槽13的內部而且露出於基板U的背面一側的導電插頭15間的電氣連接可利用多層布線結構30的內部的金屬布線和形成於層間絕緣膜19上的布線膜20來進行，所以多層布線結構30的內部的布線(布線層32、33、34和導電體35、36)、布線膜20和導電插頭15成為在層疊方向上貫穿第1半導體電路層la』 (即晶片51a和52a)的『埋入布線』。因此，通過使用這一埋入布線和微凸點電極37 (或微凸點電極42及43)，可以在支持基板40和第1半導體電路層la』 (晶片51a和52a)之間(或第1半導體電路層la』和第2半導體電路層2a』 (晶片 61a和62a)之間、還有第2半導體電路層加』以下的相鄰的半導體電路層之間)的層疊方向上能容易地實現電氣連接。另外，本發明實施方式2的半導體器件的製造方法，可以從各晶片51、52、61、62的 Si基板11的表面一側(第1主面)起形成溝槽13和向這些溝槽13充填導電材料，同時， 溝槽13不貫穿多層布線結構30和層間絕緣膜19。因此，在不能形成溝槽13和從基板11 的背面一側(第2主面)充填導電材料時、或者不能或難以形成貫穿多層布線結構30的溝槽13時，該製造方法相當適用。即能夠應對因第1半導體電路層la』的配置或多層布線結構30內的布線的配置造成的制約。這一點對於第2半導體電路層加及其以後的半導體電路層也是同樣的。還有，上述示例中，表示在支持基板40之下將第1半導體電路層la』(晶片51a和 52a)和第2半導體電路層加』(晶片61a和62a)依序層疊、固定的情形，但當然也可以將支持基板40的方向上下顛倒，在支持基板40之上依序層疊、固定第1半導體電路層la』和第2半導體電路層加』。另外，具有上述構成的三維層疊半導體器件也可以原封不動使用，但是也可以沿與支持基板40正交的方向(層疊方向)進行切割，分割成多個部分使用。在這種情況下， 分割而成的各部分成為三維層疊半導體器件。第1及第2半導體電路層la』和2a』也可以分別由單一的Si晶片(即單一的晶片狀Si基板或Si構件)構成。實施方式3圖14(a) 圖16(f)為表示本發明實施方式3的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。上述實施方式1、2中，充填入溝槽及其內部的導電材料只貫穿 Si基板，未貫穿多層布線結構，但在實施方式3中，充填入溝槽及其內部的導電材料不僅貫穿Si基板，而且也貫穿多層布線結構，在這一點上不同於實施方式1及2。另外，這裡使用 Si晶片進行說明，但和實施方式2的情形一樣，當然也可以將Si晶片替換為一片或兩片及其以上的Si晶片。首先，最初如圖14(a)所示，準備由單晶矽構成的晶片(Si晶片)11作為半導體基板。然後在該晶片11表面(第1主面)形成絕緣膜12，用SiO2膜覆蓋該整個表面。此時的狀態如圖14(a)所示。然後，在未形成基板11的表面的溝槽11的部位，換言之，在和基板11表面的溝槽 13不重疊的位置上，用已知的方法形成所要個數的MOS電晶體，構成所需的電路。各MOS電晶體由在基板11內部空開一定間隙而形成的一對源極 漏極區域16、在這些源極 漏極區域16之間形成於柵極絕緣膜12b上的柵極18構成。柵極絕緣膜12b由在與SW2膜12的形成工序不同的工序中形成的SiO2膜形成。即在應形成柵極絕緣膜12b的部分選擇性地除去S^2膜12，此後通過重新在相同部位形成S^2膜而形成。此時的狀態如圖14(b)所示。然後，如圖15(c)所示，在絕緣膜12上在基板11整個面上形成層間絕緣膜19，利用該層間絕緣膜19覆蓋MOS電晶體及從其露出的整個面。層間絕緣膜19可以由已知的有機或無機的絕緣材料形成。而且選擇性地蝕刻層間絕緣膜19，分別形成直達所要的源極 漏極區域16的貫穿孔。然後，利用已知的方法將導電材料21充填於與絕緣膜19的源極 漏極區域16對應的貫穿孔內部。此後，在將導電的金屬膜(圖中未示出)形成於絕緣膜19上後，選擇性地蝕刻該金屬膜，得到製成布線圖形的金屬布線膜20。該金屬布線膜20 分成若干個布線部分，圖15(c)中，一個布線部分通過充填於層間絕緣膜19的對應的貫穿孔的內部的導電材料21與源極·漏極區域16電氣連接。接著，在金屬布線膜20上利用已知的方法形成多層布線結構30A。該多層布線結構30A具有絕緣材料31、埋入絕緣材料31的內部的三個布線層32、33、34、以及主要用於這些布線層32、33、34層間連接的導電體35、36、38。導電體35、36、38通常埋設於形成在絕緣材料31上的通路孔中，但並不限於此，絕緣材料31可由單一的電氣絕緣材料形成，但大多由多層不同的電氣絕緣材料層組成的層疊體形成。多層布線結構30A的構成、使用材料、 形成方法由於均為已知，所以不再詳細說明。具有MOS電晶體的Si基板(Si晶片)11、和形成於基板11上的多層布線結構30A 構成第1半導體電路層1A。接著，用已知的方法從多層布線結構30A表面一側起，依次選擇性地蝕刻多層布線結構30、金屬布線膜20、層間絕緣膜19、SiO2膜12、以及Si基板11，以如圖15(d)所示在Si基板11上的規定位置形成多條規定深度的溝槽13。這些溝槽13沿其上下方向(厚度方向)貫穿多層布線結構30A，同時還深達基板11內部(溝槽13通常深入基板11內，離基板11表面約30 50 μ m左右)，但未貫穿基板11。這些溝槽13分別配置在應形成埋入布線(導電插頭)的部位。此後，利用已知的方法(例如CVD法)，用SiO2膜14覆蓋溝槽 13的露出面(內壁面)。該S^2膜14也覆蓋多層布線結構30A表面。然後，在用3102膜14覆蓋內壁面(露出面)的各溝槽13內部，從多層布線結構 30A表面一側起，用已知的方法選擇性地埋入適當的導電材料。例如可以用實施方式1中所述的方法。即利用CVD法在多層布線結構30A的整個面上澱積導電材料的膜後，利用蝕刻法，或機械研磨法和CMP(Chemical Mechenical Polishing ；化學機械研磨)法的組合，選擇性地除去該導電材料膜的位於各溝槽13外部的部分，通過這樣，在各溝槽13內部得到導電插頭15。作為該導電材料，可使用例如多晶矽等半導體、或鎢等金屬。此時的狀態如圖 15(d)所示，各導電插頭15的上端露出於多層布線結構30A表面。此後，如圖16(e)所示， 在從多層布線結構30的表面露出的導電插頭15每一個的上端，利用已知的方法分別形成微凸點電極37。接著，利用形成於導電插頭15上端的微凸點電極37，如圖16 (e)所示，將第1半導體電路層IA固定於由Si晶片組成的支持基板40上。換言之，實施第1半導體電路層IA 和支持基板40間的機械連接。利用微凸點電極37，第1半導體電路層IA也與形成於由Si 晶片組成的支持基板40內的半導體電路電氣連接。在該狀態下，在多層布線結構30A和支持基板40之間空開與微凸點電極37厚度相當的間隙。因而，能將電氣絕緣的粘接劑39充填於該間隙中並使其固化。粘接劑39可使用聚醯亞胺樹脂或環氧樹脂。這樣，利用粘接劑39和微凸點電極37，將第1半導體電路層IA與支持基板40機械·電氣連接。這時的狀態如圖16(e)所示。還有，在支持基板40由玻璃形成時或由未內裝半導體電路的半導體晶片形成時， 微凸點電極37隻用於第1半導體電路層IA和支持基板40間的機械連接。此後，和實施方式1的情況一樣，一邊利用支持基板40支持第1半導體電路層1A， 一邊利用機械研磨法及CMP法研磨Si基板11的背面(第2主面)直至離內部的各溝槽13 下端的距離為例如Iym左右為止，使基板11整體的厚度減薄。以後用IAa表示經這樣研磨減薄的第1半導體電路層1A。接著，和實施方式1的情況一樣地，利用溼法蝕刻或等離子體蝕刻等各向同性蝕刻選擇性地除去減薄後的基板11的背面一側，使溝槽13的內部的SiA膜14露出。此時的蝕刻量調整成在蝕刻結束後溝槽13內部的導電插頭15的下端僅從基板11的背面突出規定的距離。然後，和實施方式1的情況一樣地，在基板11的背面和露出的SW2膜H上，利用 CVD法等已知的方法形成厚度0. 2 μ m左右的SW2膜41。其後，通過用CMP法研磨如此形成的SiO2膜41，與該SiO2膜41 一起，選擇性地除去SiO2膜14，如圖16 (f)所示，使溝槽13 內部的導電插頭15的下端露出。殘留的S^2膜41覆蓋半導體基板11背面的導電插頭15 和SiO2膜14以外的部分，基板11的背面變得平坦。換言之，第1半導體電路層IAa的整個背面都變得平坦。此後，用已知的方法如圖16(f)所示，在露出的各導電插頭15下端形成各微凸點電極42。這些微凸點電極42的形成方法與實施方式1中所述的相同。
然後，與實施方式1中所述的相同，將第2半導體電路層(圖中未示出)固定於第 1半導體電路層IAa的背面。在該半導體器件是由第1半導體電路層IAa及圖中未示出的第2半導體電路層構成的兩層結構時，形成於第2半導體電路層的背面的微凸點電極42可作為外部電路連接用微凸點電極使用。該半導體器件具有第3或其以上的半導體電路層時，可以擇需用同上的方法將第3、第4、第5…半導體電路層(圖中未示出)層疊·固定，製造出具有三維層疊結構的半導體器件。如以上所述，本發明實施方式3的半導體器件的製造方法，首先在構成第1半導體電路層IA的Si基板(Si晶片)11的表面的規定位置上從其表面一側起形成所要的半導體元件(這裡為MOS電晶體)，隔著層間絕緣膜19在其上面形成多層布線結構30A。其後，從多層布線結構30A(即Si基板11)的表面一側貫穿多層布線結構30A和層間絕緣膜19到達基板11內部，同時形成多條用SiO2膜14覆蓋內壁面的規定深度的溝槽13。這些溝槽13 做成與MOS電晶體不重疊。然後，從多層布線結構30A的表面一側起，向各溝槽13的內部充填導電材料形成導電插頭15。然後，在這些導電插頭15的上端(即多層布線結構30A — 側的端部)分別形成微凸點電極37。而且，使用這些微凸點電極37將具有多層布線結構 30A的基板11固定於支持基板40。此後，通過將固定於支持基板40的基板11從其背面一側選擇性地除去以減薄，以使3102膜14露出於基板11的背面一側。接著，選擇性地除去露出於基板11的背面一側的SW2膜14，從而使導電插頭15露出於基板11的背面一側。最後，在露出的導電插頭15端部形成微凸點電極42。這一點對於第2半導體電路層或其以後的半導體電路層(圖中未示出)也一樣。這些工序都可以利用已知的工藝(例如CVD法、各向同性蝕刻法、機械研磨法、CMP 法等)進行。另外，多層布線結構30A的表面一側的微凸點電極37直接與露出於同一表面一側的導電插頭15電氣連接，所以溝槽13內部的導電插頭15本身成為在層疊方向上貫穿第1半導體電路層IAa的『埋入布線』。因而，通過使用該埋入布線和微凸點電極37(或微凸點電極42及43)，能夠容易地實現支持基板40和第1半導體電路層IAa之間(或第1半導體電路層IAa和第半2導體電路層之間，還有第2半導體電路層以後相鄰的半導體電路層之間)的層疊方向上的電氣連接。另外，本發明實施方式3的半導體器件的製造方法中，溝槽13的形成和導電材料的充填可以從多層布線結構30 (即Si基板11)表面一側開始進行，同時溝槽13貫穿多層布線結構30A和層間絕緣膜19。因而在無法從基板11的背面(第2主面)一側起形成溝槽13和充填導電材料的情況下、或能形成貫穿多層布線結構30A的溝槽13的情況下，該製造方法相當適用。即能夠應對因第1半導體電路層IAa內半導體元件或布線的配置或多層布線結構30A內布線的配置造成的制約。這對於第2半導體電路層及其以後的半導體電路層都是同樣的。實施方式4圖17(a) 圖20(h)為表示本發明實施方式4的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。上述實施方式1 3中，對溝槽13及其內部充填導電材料從Si 基板11(多層布線結構30、30A)的表面一側起進行。與此不同，在實施方式4中，對溝槽13 及其內部充填導電材料從Si基板11的背面一側起進行。還有，本實施方式中使用Si晶片進行說明，但與實施方式2相同，當然可以將Si晶片替換為一片或兩片及其以上的Si晶片。首先，最初如圖17(a)所示，準備Si晶片11作為半導體基板。然後，在該晶片11 的表面(第1主面)形成SiO2膜12，用SiO2膜12覆蓋該表面之全部。接著，在基板11表面的未形成溝槽13的部位，換言之，在基板11表面的與溝槽13 不重疊的位置，用已知的方法形成所要個數的MOS電晶體，構成所需的電路。各MOS電晶體由在基板11內部空開一定間隔形成的一對源極·漏極區域16、在這些源極·漏極區域16 之間形成於柵極絕緣膜12b之上的柵極18構成。柵極絕緣膜12b由不同於形成SW2膜12 的工序的別的工序中形成的SiO2膜形成。即通過在應形成柵極絕緣膜12b的地方選擇性地除去S^2膜12，其後重新在相同的地方形成S^2膜而形成。然後，在SW2膜12上在基板11的整個面上形成層間絕緣膜19，利用該層間絕緣膜19覆蓋MOS電晶體及露出於其外的面的全部。再選擇性地蝕刻層間絕緣膜19，分別形成直達所要的源極·漏極區域16的貫穿孔。然後將導電材料21充填於層間絕緣膜19的與源極 漏極區域16對應的貫穿孔內部。此後，在層間絕緣膜19上形成導電金屬膜(圖中未示出)後選擇性地蝕刻該金屬膜，得到製成布線圖形的金屬布線膜20。該金屬布線膜 20分成幾個布線部分，圖17(a)中，一個布線部分通過充填於層間絕緣膜19對應的貫穿孔內部的導電材料21與源極·漏極區域16電氣連接。接著，在金屬布線膜20上利用已知的方法形成多層布線結構30B。該多層布線結構30B具有絕緣材料31、埋入於絕緣材料31內部的三層布線層32、33、34、以及主要用於這些布線層32、33、34的層間連接的導電體35、36。多層布線結構30B的構成、使用材料和形成方法由於與實施方式1的多層布線結構30A相同，所以其詳細說明省略。而且利用已知的方法在多層布線結構30表面形成多個微凸點電極37。這些微凸點電極37如下所述， 通過多層布線結構30B內的布線和金屬布線膜20，與溝槽13內部的導電插頭15電氣連接。 這時的狀態如圖17(a)所示，具有MOS電晶體的Si基板(Si晶片)11和形成於基板11上的多層布線結構30B 構成第1半導體電路層1B。接著，利用形成於多層布線結構30表面的微凸點電極37，如圖17 (b)所示，使第1 半導體電路層IB固定(機械連接)於支持基板40。支持基板40可使用例如玻璃、單晶矽制的晶片等，本實施方式中採用Si晶片。利用微凸點電極37，也將第1半導體電路層IB與形成於由Si晶片組成的支持基板40內的半導體電路電氣連接。在該狀態下，多層布線結構30B和支持基板40之間空開與微凸點電極37厚度相當的間隙。因此，可將電氣絕緣的粘接劑39充填於該間隙並使其固化。粘接劑39可使用聚醯亞胺樹脂或環氧樹脂。這樣，利用粘接劑39和微凸點電極37，第1半導體電路層IB能與支持基板40實現機械·電氣連接。此時的狀態如圖17(b)所示。還有，支持基板40在由玻璃形成的情況下、或由未內裝半導體電路的半導體晶片形成的情況下，微凸點電極37在第1半導體電路層IB和支持基板40間實施機械連接時使用。此後，一邊利用支持基板40支持第1半導體電路層1B，一邊利用機械的研磨法及 CMP法研磨Si基板11的背面(第2主面)一側，直至基板11整體厚度減至規定值。以後用IBa表示經這樣研磨減薄的第1半導體電路層1B。這時的狀態如圖18(c)所示。然後，在用SiO2膜45覆蓋減薄後的基板11整個背面後，利用等離子蝕刻等各向異性蝕刻從基板11的背面一側起形成多個溝槽13a。即利用在應該形成埋入布線(導電插頭)的部位具有多個通孔的掩模(圖中未示出)，選擇性地除去基板11的背面上的SiO2 膜45，在應該形成埋入布線(導電插頭)的部位，在SiO2膜45上形成多個開口。接著，利用相同的掩模，通過S^2膜45的開口選擇性地除去Si基板11，形成多條溝槽13a。再利用相同的掩模，通過SW2膜45的開口和溝槽13a，選擇性地除去基板11表面一側的SiA膜12，在SiA膜12上形成多個開口。這樣從基板11的背面一側起形成的多條溝槽13a的底部(下端)都通過SiO2膜45的對應的開口露出於下方。而且這些溝槽13a 頂部(上端)通過SiO2膜12的對應的開口也露出於上方。其結果是，如圖18(d)所示，金屬布線20下部通過溝槽13a露出於基板11的下方(溝槽13a內部)。其後，利用已知的方法(例如CVD法)從基板11的背面一側開始澱積SiO2膜14。 於是，如圖19 (e)所示，該S^2膜H覆蓋了以下各面，即覆蓋著基板11的背面的S^2膜45 的露出面、各溝槽13a內壁的露出面、金屬布線膜20的露出面、層間絕緣膜19的露出面、以及SiO2膜12的露出面。然後，利用各向異性蝕刻，從基板11的背面一側選擇性地除去SW2膜H。這時， 調整蝕刻量，以在各溝槽13a內部完全除去金屬布線膜20露出面和層間絕緣膜19露出面上的SiO2膜14。通過這樣，如圖19(f)所示，SiO2膜14隻殘留於溝槽13a內壁側面，能夠獲得用S^2膜45覆蓋基板11的背面的狀態。接著，從基板11的背面一側，用已知的方法將適當的導電材料埋入內壁側面用 SiO2膜14覆蓋的各溝槽13a的內部。例如在SiA膜45上，利用CVD法使導電材料膜澱積於Si基板(晶片)11的整個表面後，通過利用蝕刻法、機械研磨法、或CMP法選擇性地除去該導電材料膜的位於SW2膜45上的部分，從而該導電材料只殘留於溝槽13內部。通過這樣，該導電材料被埋入各溝槽13a內部。這裡所用的導電材料有例如矽等半導體或鎢(W) 等金屬。在該狀態下，如圖20(g)所示，各導電插頭15下端位於與SiO2膜41的露出面相同的面內，基板11即第1半導體電路層IBa的整個背面均變得平坦，各導電插頭15的下端露出在外。接著，用CVD法等已知的方法在基板11的整個背面形成厚0. 2 μ m左右的SiO2膜 41，利用該SW2膜41覆蓋第1半導體電路層IBa的整個背面。而且選擇性地蝕刻這樣形成的SW2膜41形成多個通孔，如圖20(h)所示，使溝槽13內部各導電插頭15下端露出於 SiO2膜41對應的通孔外。此後，通過SW2膜41的通孔在露出的各導電插頭15下端分別形成微凸點電極42。各微凸點電極42的高度大於SW2膜41的厚度，所以各微凸點電極42 自SiO2膜41向下方突出。這些微凸點電極42的形成方法和實施方式1所述的相同。此時的狀態如圖20(h)所示。然後，在第1半導體電路層IBa的背面，和實施方式1所述的相同。利用微凸點電極42(和微凸點電極43)固定第2半導體電路層(圖中未示出)。該半導體器件是由第1半導體電路層IBa和圖中未示出的第2半導體電路層構成的兩層結構時，形成於第2半導體電路層的背面的微凸點電極42可作為外部電路連接用的微凸點電極使用。在該半導體器件具有第3或其以上的半導體電路層時，可以根據需要用同上的方法將第3、第4、第5…半導體電路層(圖中未示出)層疊·固定，製造出具有三維層疊結構的半導體器件。如上所述，本發明實施方式4的半導體器件的製造方法中，首先，在構成第1半導體電路層IB的Si基板(晶片)11的表面(第1主面)上，從其表面一側起形成所要的MOS 電晶體，構成所需的電路，隔著層間絕緣膜19在這些MOS電晶體上形成多層布線結構30B。 然後，在多層布線結構30B表面形成與多層布線結構30B內的布線電氣連接的微凸點電極 37後，使用這些微凸點電極37將具有多層布線結構30B的基板11固定於支持基板40上。 而且，在將基板11減薄後，從基板11的背面(第2主面)一側起形成向其表面(第1主面)貫穿的多條溝槽13a，這些溝槽13a的內壁面用絕緣膜14覆蓋後，從基板11的背面一側起向溝槽13a內部充填導電材料，得到與多層布線結構30B內的布線電氣連接的導電插頭15。這一點對於第2半導體電路層或其後的半導體電路層(圖中未示出)也都一樣。這些工序都可以利用已知的工藝(例如CVD法、各向同性蝕刻法、機械研磨法、CMP 法等)進行。另外，溝槽13a和導電插頭15貫穿基板11，通過基板11表面的金屬布線膜20 與多層布線結構30B內的布線電氣連接。另外，多層布線結構30B內的布線與多層布線結構30B表面的微凸點電極37電氣連接。因此，溝槽13a內的導電插頭15、金屬布線膜20、 和多層布線結構30B內的布線成為沿層疊方向(厚度方向)貫穿第1半導體電路層IBa的埋入布線。因而，通過使用該埋入布線和微凸點電極37 (或微凸點電極42及43)，可以容易地實現支持基板40和第1半導體電路層IBa之間(或第1半導體電路層IBa和第2半導體電路層之間、還有第2半導體電路層以後相鄰的半導體電路層之間)的層疊方向上的電氣連接。另外，本發明實施方式4的半導體器件的製造方法中，溝槽13a的形成和向其中充填導電材料從Si基板11的背面(第2主面)一側起進行。因此，在不能從基板11表面 (第1主面)一側起形成溝槽13a和充填導電材料時，或者不能或難以形成貫穿多層布線結構30的溝槽13時，本製造方法相當適用。即能夠應對因第1半導體電路層IBa內的半導體元件或布線的配置或者多層布線結構30B內的布線的配置造成的制約。這對於第2半導體電路層2及其後的半導體電路層都是同樣的。實施方式5圖21 (a) (c)為表示本發明實施方式5的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。該實施方式5相當於實施方式1的變形例1，是在上述實施方式1 中，將形成MOS電晶體和形成導電插頭的次序顛倒的方式。即在實施方式1中，先形成溝槽及導電插頭後再形成MOS電晶體，與此相反，實施方式5中，先形成MOS電晶體後再形成溝槽及導電插頭，兩實施方式在這一點上不同，除此以外兩實施方式相同。首先，如圖21(a)所示，在作為半導體基板的Si晶片11的表面(第1主面)形成 SiO2膜12，用SiO2膜12覆蓋該表面的全部。然後，在基板11表面的未形成溝槽13的部位， 換言之，在與基板11表面的與溝槽13不重疊的位置，形成所要個數的MOS電晶體，構成所需的電路。各MOS電晶體由在基板11內部空開一定間隔形成的一對源極 漏極區域16、形成於源極 漏極區域16之間的柵極絕緣膜12b、以及形成於柵極絕緣膜12b上的柵極18構成。柵極絕緣膜12b由不同於S^2膜12的形成工序的別的工序中形成的SiO2膜形成。即在應該形成柵極絕緣膜12b的地方選擇性地除去SiO2膜12，其後重新在相同部位形成S^2膜以形成。此時的狀態如圖21(b)所示。在這樣形成MOS電晶體後，利用已知的方法，從基板11表面一側選擇性地蝕刻Si 基板11和SiO2膜12，在基板11上的規定位置形成多條規定深度的溝槽13。而且利用熱氧化法用3102膜14覆蓋這些溝槽13的內壁面後，從基板11的表面一側起向各溝槽13內部充填導電材料，形成導電插頭15。此後的工序，即形成層間絕緣膜19和形成多層布線結構30由於與實施方式1相同，所以其說明省略。本發明實施方式5的半導體器件的製造方法，除了形成MOS電晶體和形成溝槽及導電插頭的次序顛倒外，其餘均和實施方式1相同，所以可知能獲得和實施方式1相同的效
: O實施方式6圖22為表示本發明實施方式6的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。該實施方式6相當於實施方式1的變形例2。利用無電解電鍍法或選擇CVD 法在導電插頭15端部直接形成微凸點電極42a，代替實施方式1中在溝槽13內部的導電插頭15下端形成的微凸點電極42。除此以外，均與實施方式1相同。即實施方式6中，當精心選擇導電插頭15用的導電材料，用無電解電鍍法在第1 半導體電路層Ia的背面形成金屬膜時，能使該金屬膜選擇性地只在導電插頭15的端面上生長。即由該金屬膜組成的微凸點電極4 在各導電插頭15的下端面上自動調整地形成。作為適合無電解電鍍法的導電插頭15用的導電材料，可以列舉出Ni、Cu、Sn、Ag、 Au、Ti、Pt或Ta、或者由它們中的兩種或兩種以上組成的合金、或者它們中的兩種或兩種以上構成的層疊膜。這一點在用選擇CVD法時也一樣。即通過精心選擇導電插頭15用的導電材料，當用選擇CVD法使由金屬制的或金屬以外的材料構成的金屬膜在半導體電路層Ia的背面成長時，該導電膜只在導電插頭15的端面選擇性地生長。就這樣，微凸點電極4 能在導電插頭15端面自動調整地形成。作為適合選擇CVD法的導電插頭15用的導電材料，可以列舉出Cu、Ni、W、Ti、Ta、 TiN, TaN或者由它們中的兩種或兩種以上組成的合金、或者它們中的兩種或兩種以上組成
的層疊膜等。因而，可知實施方式6的半導體器件的製造方法能獲得和上述實施方式1同樣的效果。實施方式7圖23(a) 圖25(e)為表示本發明實施方式7的具有三維層疊結構的半導體器件的製造方法的局部斷面圖。該實施方式7相當於實施方式1的變形例3，用不同於實施方式 1的方法形成微凸點電極42。即和實施方式1 一樣，在進行圖1(a) 圖3(g)的工序後，其後的工序按圖23(b) 圖25(e)所示的工序依次進行。首先，和實施方式1 一樣，形成圖23(a)(該圖與圖3(f)等同)示出的構成。然後， 在Si基板11的背面和露出於其外的SiA膜14上如圖23 (b)所示，形成SiA膜14。在實施方式1中，從該狀態出發利用CMP法直接研磨SiO2膜14，從而和SW2膜41 一起選擇性地除去SiA膜14，如圖4 (h)所示，使溝槽13內部的導電插頭15下端露出。與此相反，在實施方式7中，在如此形成的SW2膜41上再形成作為平坦的薄膜的保護膜60。利用該保護膜60如圖23(b)所示，填埋第1半導體電路層Ia的背面的凹凸不平使其變得平整。此後，利用蝕刻法選擇性地蝕刻該保護膜(平坦的薄膜)60，如圖M(C)所示，在各導電插頭15下端使SW2膜41露出於保護膜60外。這時，保護膜60在SW2膜41上殘存於導電插頭15和SW2膜H外測。而且，將殘留於SW2膜41上的保護膜60作為掩模，選擇性地除去SW2膜H及其上的SiO2膜41，如圖M(d)所示，使溝槽13內的導電插頭15的下端露出。在該狀態下，各導電插頭15的下端處於與SW2膜41和保護膜60的露出面相同的面內，基板11即第1半導體電路層Ia的整個背面變得平坦。此後，如圖25 (e)所示，在露出的各導電插頭15的下端分別形成微凸點電極42。 這些微凸點電極42的形成方法可使用上述實施方式1或實施方式6中所用的方法。殘留的SiO2膜41和保護膜60在與第2半導體電路層(圖中未示出)之間起電氣絕緣作用。還有，也可以在圖M(d)示出的狀態下除去殘留的保護膜60。在這種情況下，殘留的SiA膜41在與第2半導體電路層(圖中未示出)之間起電氣絕緣作用。通過除去保護膜60在該部分就產生空隙，但這一空隙在將第1半導體電路層Ia固定於第2半導體電路層(圖中未示出)之際將被粘接劑充填，所以無任何妨礙。顯然施方式7的半導體器件的製造方法能獲得和上述實施方式1同樣的效果。實施方式8圖沈為表示本發明實施方式8的具有三維層疊結構的半導體器件的製造方法的局部斷面圖，與圖2 (d)對應。該實施方式8相當於上述實施方式1的變形例4，不同之處僅在第1半導體電路層不具有多層布線結構30。除此以外，與實施方式1的製造方法相同。上述實施方式1 實施方式7中，第1半導體電路層都具有多層布線結構，但本發明並不限於此種構成。實施方式8為一種不具有多層布線結構的例子。這裡將實施方式8 作為實施方式1的變形例進行說明，但作為實施方式2 7中的任一個的變形例也能適用。實施方式8中，如圖沈所示，第1半導體電路層1」不具有多層布線結構30。位於構成第1半導體電路層1」的Si基板11表面的層間絕緣膜19上，形成製成布線圖形的金屬布線膜20 (這是使MOS電晶體和導電插頭15電氣連接用的導電膜，不包含於多層布線結構30)，該金屬布線膜20被形成於層間絕緣膜19上的又一層層間絕緣膜19a覆蓋。層間絕緣膜19a的表面經平整處理，其表面上形成多個微凸點電極37。各微凸點電極37通過導電體35a與金屬布線膜20的對應部分連接。實施方式8中，用兩層層間絕緣膜19、19a覆蓋基板11表面。圖沈的構成當然也能適用於第2半導體電路層或其後的半導體電路層。這樣，本發明中，構成三維層疊半導體器件的多層所述半導體電路層中的一層的半導體電路層只要具有半導體基板、以及形成於該半導體基板表面或內部的元件或電路即可，可以有單層或多層布線結構，也可以沒有。變形例上述實施方式1 8為將本發明具體化表示的例子，所以本發明並不限於這些實施方式，當然只要不背離本發明的主要精神可以作各種變形。例如在上述各實施方式中使用微凸點電極，但只要能夠將充填入溝槽內部的導電材料的端部作為微凸點電極起作用，則微凸點電極可以省略。另外，上述實施方式1 7中利用熔敷將相鄰半導體電路層的微凸點電極彼此相互接合，但本發明並不限於此。由於微凸點電極的材料的原因，靠熔敷不能接合或難以接合，在這種情況下，當然可以利用接合用金屬(例如焊接合金)使微凸點電極彼此相互接合。另外，上述實施方式1 8中，主要對將第1半導體電路層固定於支持基板上的情況進行說明，但本發明不限於此。例如若將本發明用於第2半導體電路層，則該第2半導體電路層就被固定於與其相鄰的第1半導體電路層。再有，上述實施方式1 8中，對由單一半導體晶片形成半導體電路層的各層的情況和由多片半導體晶片形成的情況作了闡述，但本發明不限於此。例如也可以由單一半導體晶片形成至少一層的半導體電路層，由多片半導體晶片形成其他半導體電路層的各層。由多片半導體晶片形成某半導體電路層時，也可以所有這些半導體晶片都不內裝電子電路。即也可以某幾片半導體晶片是不內裝電子電路(或雖然內裝電子電路但不使用)的 『空晶片』。另外，在由單一半導體晶片形成某半導體電路層時，該半導體晶片也可以包括未內裝電子電路的(或雖然內裝電子電路但不使用)的『空區域』。
權利要求
1.一種半導體器件的製造方法，該方法是一種將多層半導體電路層層疊於支持基板上構成的具有三維層疊結構的半導體器件的製造方法，其特徵在於，包括在構成多層所述半導體電路層中的一層的半導體基板的內部或表面從其表面一側起形成所要的元件或電路的工序；用第1絕緣膜覆蓋形成了所述元件或電路的所述半導體基板的表面的工序；通過使所述第1絕緣膜直接地或通過布線結構間接地與所述支持基板或多層所述半導體電路層中的另一層接合，從而將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層上的工序；在固定於所述支持基板或多層所述半導體電路層中的另一層上的所述半導體基板的內部，從其背面一側起形成用第2絕緣膜覆蓋內壁面的溝槽的工序；以及從所述半導體基板的背面一側起，向所述溝槽的內部充填導電材料形成導電插頭的工序。
2.如權利要求1所述的半導體器件的製造方法，其特徵在於，還具備在所述第1絕緣膜或所述布線結構、和所述支持基板或多層所述半導體電路層中的另一層中的至少一方上配置第1電極的工序，將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層上的工序使用所述第1電極進行。
3.如權利要求2所述的半導體器件的製造方法，其特徵在於，所述半導體電路層除所述元件或電路外，還具有形成於所述第1絕緣膜上的布線結構，所述第1電極通過所述布線結構間接地形成於所述第1絕緣膜上。
4.如權利要求2或3中任一項所述的半導體器件的製造方法，其特徵在於，在形成用所述第2絕緣膜覆蓋內壁面的所述溝槽的工序中，從所述半導體基板的裡面一側將該基板選擇性地除去，以形成貫穿所述半導體基板的所述溝槽，並且覆蓋該溝槽的內壁面的所述第2 絕緣膜形成為具有使所述第1電極和所述導電插頭之間能電氣連接的開口。
5.如權利要求4所述的半導體器件的製造方法，其特徵在於，所述第2絕緣膜的所述開口形成於所述溝槽的所述半導體基板表面一側的端部近旁。
6.如權利要求5所述的半導體器件的製造方法，其特徵在於，還包括在露出於所述半導體基板的背面一側的所述導電插頭的端部形成第2電極的工序。
7.如權利要求6所述的半導體器件的製造方法，其特徵在於，在形成所述第2電極的工序中，通過將另行形成的導電材料片固定於所述導電插頭的端部，從而形成所述第2電極。
8.如權利要求6所述的半導體器件的製造方法，其特徵在於，在形成所述第2電極的工序中，通過將將導電材料直接堆積於所述導電插頭的端部， 從而形成所述第2電極。
9.如權利要求5所述的半導體器件的製造方法，其特徵在於，將露出於所述半導體基板的背面一側的所述導電插頭的端部作為第2電極使用。
10.如權利要求9所述的半導體器件的製造方法，其特徵在於，所述半導體基板由單一的半導體構件形成。
11.如權利要求9所述的半導體器件的製造方法，其特徵在於，所述半導體基板由多件半導體構件形成。
全文摘要
本發明提供一種半導體器件的製造方法，該方法是一種將多層半導體電路層層疊於支持基板上構成的具有三維層疊結構的半導體器件的製造方法，包括在構成多層所述半導體電路層中的一層的半導體基板的內部或表面從其表面一側起形成所要的元件或電路的工序；用第1絕緣膜覆蓋形成了所述元件或電路的所述半導體基板的表面的工序；通過使所述第1絕緣膜直接地或通過布線結構間接地與所述支持基板或多層所述半導體電路層中的另一層接合，從而將所述半導體基板固定於所述支持基板或多層所述半導體電路層中的另一層上的工序；在固定於所述支持基板或多層所述半導體電路層中的另一層上的所述半導體基板的內部，從其背面一側起形成用第2絕緣膜覆蓋內壁面的溝槽的工序；以及從所述半導體基板的背面一側起，向所述溝槽的內部充填導電材料形成導電插頭的工序。
文檔編號H01L21/768GK102290425SQ20111018486
公開日2011年12月21日 申請日期2005年8月19日 優先權日2004年8月20日
發明者小柳光正 申請人:佐伊科比株式會社