高k介電薄膜及其製造方法
2023-11-07 05:49:47
專利名稱：高k介電薄膜及其製造方法
技術領域：
本發明涉及用在製造集成電路中的設備及用於製造集成電路的方法，更具體地說，涉及用在製造集成電路中的高K電介質。
背景技術：
到目前為止，二氧化矽已經是用在製造集成電路中的最通用和最有效的絕緣體。這具有非常高的集成度，以及特別地，能用非常低的缺陷密度製造。結果是，在低洩漏中二氧化矽能夠工作地非常有效。關於柵極電介質，該電介質所需的特徵之一是將上覆(overlying)柵極耦合到下面的(underlying)溝道以使該溝道對應用於該柵極上的激源(stimulus)起作用。在這點上，需要那個電介質具有高的、通常被稱為K的介電常數。
當前，在開發具有高於二氧化矽的介電常數的高K電介質方面正在做許多工作。二氧化矽具有多個優點，而其中的一個優點是使它成為高效絕緣體的高帶隙。因此，已經發現針對高K目的而開發的許多材料都具有問題，因為它們不具有足夠高的帶隙或者因為它們難以產生足夠的完整性來防止通過該電介質發生電流洩漏。
高K電介質所需的一個特徵在於它是非晶(amorphous)的。在其整個使用壽命，包括製造期間和隨後的使其成為完整的集成電路部分的功能操作期間，它都必須保持非晶形。許多高K電介質在澱積時都具有足夠高的K以及足夠的完整性，但經過隨後的處理步驟以及與此有關的加熱，結果是使這些薄膜結晶。如此結晶的這些薄膜並不是在它們的整個長度和寬度完全結晶，而是在形成結晶結構間具有被稱為晶界(grain boundary)的區域。這些晶界是洩漏和其它影響電性能的問題的區域。
可以用單晶薄膜來替代非晶形。理論上，通常將這些薄膜製成單晶體。對此存在幾個問題。一個是像將其實際上完全形成的形成過程期間一樣，將該薄膜的晶體結構與下面半導體(通常是矽)的晶體結構匹配。單晶層的外延層是在本行業中公知的。可將矽製成外延的。與其它澱積過程相比，這些外延過程通常相對較慢。一種能以單晶形式放下非常小的薄膜的技術是分子束外延技術。這種方法的問題在於它太慢，以致與諸如CVD的傳統澱積過程相比，生產量太低，也即每時間周期內生產的晶片數量的太少。因此，通常不將分子束外延(MBE)視為可製造技術。即使使用MBE技術，仍然很難確保缺陷游離薄膜。為實現此，壓力必須極其低而且過程要非常慢。一個非常薄的層，即厚度為10至30埃的層，能在MBE機上輕易地花費掉2個小時。
在開發新的高K電介質的過程中，還有另外一個潛在問題具有的介電常數太高。如果介電常數太高，存在一種被稱為彌散場效應的效應，能逆向地影響電晶體的性能。這就必須利用柵極和源/漏極間的過耦合。因此，所需開發的材料的介電常數通常在20到40之間的範圍。該範圍可根據該技術的進一步開發而稍微改變。
所需高K電介質的另一方面是根據其等效於二氧化矽的一定厚度的等效電容。二氧化矽已經得到了非常廣泛和有效的使用，以致它已經成為標準，並且該行業通常根據其與二氧化矽的關係來描述某一特徵。在這種情況下，典型所需的二氧化矽等效於5到15埃之間，但通過5到15埃的二氧化矽，其具有洩漏、可靠性和增長率的問題。因此，當薄膜那麼小時，在製造它及使用它中會有困難。所需耦合是具有這樣的電介質該電介質具有二氧化矽的5至15埃的等效厚度，但實際厚度更大。通常視為所需的實際最小厚度是約25埃。因此，需要具有在所需範圍內的介電常數、用高完整性製成的能力、在所需範圍內的厚度以及在製造過程中製造的能力的介電薄膜。
附圖的簡單描述
圖1是根據本發明的第一實施例的集成電路一部分的橫截面；圖2是根據本發明的第二實施例的集成電路一部分的橫截面；圖3是根據本發明的第三實施例的集成電路一部分的橫截面；圖4是根據本發明的第四實施例的集成電路一部分的橫截面；圖5是根據本發明的第五實施例的集成電路一部分的橫截面；圖6是根據本發明的第六實施例的集成電路一部分的橫截面。
發明描述包括鑭、鋁和氧化物在內的高K介電薄膜提供出色的高K材料。它組合了具有所需介電常數範圍、能夠在高溫時保持非晶能力等優點，並提供低洩漏。
圖1所示的是具有半導體材料的襯底12、介電薄膜14和導電薄膜16的集成電路的一部分10。襯底12在其至少一個表面上具有半導體區。未示出的基礎部分可以也是半導體材料或者可以是典型用於SOI的絕緣材料。半導體材料的例子包括單晶矽、砷化鎵、矽鍺合金以及鍺。在襯底12上為介電層14。在介電層14上是充當柵電極的導電薄膜16。介電層14操作為柵極絕緣體或柵極電介質。在靠近與介電薄膜14相接的表面的區域上所示的襯底12是電晶體的溝道。
柵極電介質14包括鑭鋁合金，它是由鑭、鋁和氧組成的化合物。當鋁和鑭的濃度相同時，書寫為LaAlO3。最好使用原子層化學汽相澱積(ALCVD)形成柵極電介質14。可使用的其它方法包括物理汽相澱積、有機金屬化學汽相澱積以及脈衝雷射澱積。ALVCD方法允許精確控制包括厚度在內的層的形成，在這種情況下，厚度不小於約25埃並且最好在30至90埃的範圍內。當前集成電路技術中的柵極導體16典型地是多晶矽，但也可以是其它導體，諸如鎢、氮化鈦、氮化鉭或可用作柵極導體的任何導體。
通過ALVCD澱積的柵極電介質14也可用於確保在非晶狀態下澱積薄膜。使用當前的ALCVD技術，典型的溫度範圍為200-400度，壓力在0.1至10託之間，1.0託是對於ALCVD的通用選擇。選擇溫度和壓力以確保柵極電介質14的非晶狀態。在ALCVD過程中，在一個周期的不同時間引入鋁和鑭，以及氧氣源。每種材料在周期中具有其自己的點，在該點，由於與現有層反應的結果，將其引入並澱積，然後抽空並淨化。隨後，引入其它材料，與現有層反應並通過淨化去除。然後，引入第三種材料從而反應和淨化。因此，一個完成的周期是所有三種材料，但處於周期中的不同點和時間。也可以看出，可以是鋁，然後是氧氣、鑭，然後氧氣，鋁，然後氧氣等等。因此，每個其它步驟將是引入氧氣源。因此，在一種意義上，每次材料的引入都是澱積層。在這種情況下，每個完整的周期由一層鑭、一層鋁以及兩層氧這四個澱積層組成以便逐層澱積，但最終四層將視為兩個金屬氧化物層，一個鋁/氧以及另一個為鑭/氧。因此，這兩層包含一個鑭鋁合金的單層。
該鑭鋁合金在優化介電係數和低洩漏的區域中提供許多好處。一些其它的材料具有可識別的缺陷。例如，氧化鑭具有處在正確範圍內的介電常數但它吸收水。對所需的集成電路的製造來說，吸引水是非常有害的。例如，氧化鑭的吸水會導致結構完整性問題。它會變得軟，將使其不能用於形成集成電路結構。例如，氧化鋁存在具有兩個低介電常數的問題。氧化鋁的介電常數稍微高於氧化矽，但不足以使其用於連續定標。因此，存在一些單獨的過程幾何結構，對這些幾何結構，可使用氧化鋁，但由於尺寸變得更小，隨後的生產將不能進行。
鑭鋁合金的另一好處在於可根據鑭含量的範圍改變介電常數。因此，可獲得約在10和25之間的優化介電常數。甚至能獲得稍微大些的係數，其中鑭含量甚至大於鋁含量，但這可能會導致與水吸收有關的問題。
即使在溫度高達1,025度和可能甚至更高的情況下，鑭鋁合金也有利地保持非晶。1,025攝氏度是用於當前過程的典型的最高溫度。已經發現鑭鋁合金承受最高溫度並保持非晶，該最高溫度將在對最先進的幾何結構的許多典型處理所進行的集成電路的處理期間接收。期望最大處理溫度下降一些，但最大溫度將很可能保持相當高，因為活化源/漏極中的摻雜劑要求高溫並且這種活化是被期望用於預測未來的。最大溫度可下降到稍微低於1,025，但仍然期望至少在相當長的一段時間內高於900攝氏度。但是，並不是必然將發生顯著的降溫，在相當長的一段時間內，1,025將繼續是有效的要求。因此，非晶鑭鋁合金在預期溫度範圍上提供了所需的高K特性以及高完整性。
能澱積非晶鑭鋁合金的有效高K介電薄膜的另一好處在於，其不僅在矽上，而且在砷化鎵上也能非常有效。在有效實現砷化鎵及其較高遷移率的優點中的一個問題在於，用在砷化鎵中的柵極電介質很難與通過在高溫生長氧化矽獲得的矽的柵極電介質的完整性匹配。因此，在大多數應用中，已經證明矽優於砷化鎵。現在通過使用ALCVD澱積的有效高K介電質，結果是在矽、砷化鎵或某些其它半導體材料上澱積，柵極電介質都可以具有高完整性，。該結果說明砷化鎵將變成用於大多數集成電路的最優選擇而不僅僅是當今半導體市場中的適合的選擇。
圖2所示的是包括襯底20、阻擋層電介質(barrier dielectric)22、高K電介質24以及半導體26的集成電路的一部分18。在這種情況下，高K介電質24與圖1的薄膜14相像或類似之處在於它是鑭鋁合金。導體26類似於導體16，襯底20類似於圖1中的襯底12。由於其所需特性，選擇也可被稱為間層(interfacial layer)的阻擋層電介質22作為絕緣體。例如，其可能是氧化鋁、氧化矽或氮氧化矽。對於這種情況，氧化鋁是特別好的選擇，因為它具有良好的絕緣特性並且具有稍微高於氧化矽的介電常數。提供阻擋層電介質22可以確保高K電介質24與阻擋層電介質22的組合具有足夠的絕緣特性來防止不希望的電流。例如，該組合將具有高帶隙並且將具有足夠高的介電常數。特別地，這使得高帶隙材料直接與作為電子注入的電勢源的襯底20相接觸。如果選擇用於襯底20的材料具有鑭鋁合金的問題，那麼對阻擋層電介質22的另一種可能的使用是將其作為擴散阻擋層。
圖3所示的為由襯底30、介電薄膜32以及導體34組成的集成電路的一部分28。在這種情況下，襯底30類似於襯底20和12，導體34類似於導體26和16。介電薄膜32代替了電介質14和電介質22與24的組合。在這種情況下，介電薄膜32具有鑭的分級濃度。在介電薄膜32中，在與襯底30的接觸面附近，該材料基本上是純氧化鋁。在移嚮導體34過程中，鑭濃度持續增加，直到在接觸面附近以及在與導體34的接觸面處的介電薄膜32中，鋁和鑭達到1比1的比率為止。這種方法的好處在於在幾乎緊挨襯底30處提供所需高帶隙從而避免氧化鋁和鑭鋁合金間的任何突變接觸面。也可通過控制濃度增長的速率來調整最終的介電常數，即在與導體34的接觸面之前，能很好地實現鋁和鑭間1比1的比率。用於分級的另一種替代方案是繼續超過1比1的比率以使鑭的濃度超過鋁的濃度。
在使用ALCVD的情況下，澱積的初相將不包括鑭。第一層將僅為鋁和氧，從而可繼續所需的多層並且鑭可以以一個增長的速率來代替鋁，直到鑭和鋁間達到1比1的比率為止。實際上，可期望獲得高於鋁濃度的鑭濃度。風險在於如果鑭太多，而在提供較高介電常數中的較高鑭濃度的好處在於可提供實際上期望鑭多於鋁的情況，那麼這將會降低薄膜的質量。在這種情況下，在最接近導體34的接觸面，在濃度方面，鑭將高於鋁。
圖4所示的為由襯底34、阻擋層電介質36、高K電介質38、阻擋層電介質40和導體42組成的集成電路的一部分32。在這種情況下，襯底34類似於襯底12、20和30。阻擋層電介質36類似於阻擋層22。高K電介質38類似於高K電介質14和24。導體24類似於導體16、26和34。阻擋層40在高K電介質38和導體42間提供阻擋。阻擋層40用於導體42具有與高K電介質38兼容問題的情況。同樣最有可能在氧化鋁、氧化矽以及氮氧化矽中選擇阻擋層40。阻擋層電介質40的目的將是在導體42和高K電介質38間提供擴散阻擋。當然，將期望阻擋層40具有高介電常數，但其目的是防止導體42和高K電介質38間的問題。最優選擇很可能是氧化鋁，因為它具有高於氧化矽的介電常數。
圖5所示是由導體46、高K電介質48以及導體50組成的集成電路的一部分44。在這種情況下，高K電介質適合處於兩個導體之間。這主要出現在導體46是用於存儲電荷的浮柵的情況中。這也可發生在46和50由用於存儲電荷的電容偏板組成的情況中。一個這種例子是動態隨機存取存儲器的存儲單元。在這種情況下，也期望高K電介質48具有高介電常數以及具有所需的低洩漏特性。
如圖5所示，高K電介質48是具有分級濃度的鑭鋁合金。在中間最大化鑭的濃度，而在與導體46的接觸面處以及在導體50的接觸面處為純的或幾乎純的氧化鋁。這在與導體46的接觸面以及與導體50的接觸面處提供了相對高的介電常數以及高帶隙，以便它成為高K電介質和良好的絕緣體。通過給高K電介質48分級，避免了絕緣體類型間的急劇接觸面。材料類型間的急劇過渡有助於截留電荷的位置。通過濃度分級，避免了急劇接觸面。在電晶體的情況下，最重要的是在僅僅挨著襯底的位置要具有高帶隙，因為在該處可能注入電荷，而在部分44的情況中，可從導體50或導體46注入電荷。因此，期望在與導體50和導體46的接觸面處具有高帶隙。
圖6所示為由導體54、阻擋層電介質56、高K電介質58、阻擋層電介質60以及導體62組成的集成電路的一部分52。其類似於圖5的結構。導體54類似於導體46，導體62類似於導體50，層56、58和60的組合類似於圖5中的高K電介質48。在圖6的情況中，同時操作介電層56和60以提供高帶隙以及作為導體62和54與高K電介質58間的擴散阻擋層。因此，增加阻擋層56和60對於足夠的絕緣質量和向高K電介質58提供擴散阻擋層來說均是必要的。導體54和62可具有不同特性。一種可是多晶矽。另一種可是金屬，在其中情況下，阻擋層電介質的類型可期望是不同的。高K電介質58包括鑭鋁合金，具有用於圖1-5的襯底的薄膜的鑭鋁合金所述的好處。
在兩個導體不同於電晶體的形成的情況下，需要阻擋層的可能性增加了，因為實際上，在某些情況下，期望在導體2和54間出現注入。因此，需要阻擋層56和60或如圖5中的分級的可能性(以使當不期望這種注入發生時就不會發生)將很可能是實際上發生的情況。因此，需要阻擋層56和60或圖5所示的分級的可能性大於通過注入存儲電荷的情況。同樣，在完全充當電容器的情況下，仍然更有可能需要阻擋層56和60。電容器的主要目的是存儲電荷以使在導體的接觸面處具有高帶隙的重要性甚至將比用於電晶體更重要。
儘管在不同的實施例中已經描述了該發明，但是也可以有可用在組合中的其它實施例以及其它材料，它們將提供與本發明有關的好處或其中的一些好處。除所提及的那些材料之外，也可使用其它材料。此外，也可增加材料到鑭鋁合金中，除由所述的組合中的鑭鋁合金和不同濃度提供的好處之外，還可提供其它的好處。因此，權利要求書限定本發明的範圍。
權利要求
1.一種半導體結構，其包括半導體襯底；介電層，其包括在所述半導體襯底上的鑭、鋁和氧；和在所述介電層上的電極層。
2.如權利要求1所述的半導體結構，其進一步包括在所述半導體襯底和所述介電層之間的間層。
3.如權利要求2所述的半導體結構，其中，所述間層包括從矽、氮、氧和鋁組成的組中選擇的元素。
4.如權利要求2所述的半導體結構，其進一步包括在所述介電層和所述電極層之間的間層。
5.如權利要求4所述的半導體結構，其中，所述間層包括從由矽、氮、氧和鋁組成的組中選擇的元素。
6.如權利要求1所述的半導體結構，其中，所述介電層是鑭鋁合金。
7.如權利要求1所述的半導體結構，其中，所述介電層是非晶的。
8.如權利要求1所述的半導體結構，其中，所述半導體襯底是從單晶矽、砷化鎵、絕緣體上外延矽、矽鍺以及鍺組成的組中選擇的。
9.如權利要求1所述的半導體結構，其中，所述電極層是柵電極。
10.如權利要求1所述的半導體結構，其中，所述介電層的一個元素是從0到高於0的一個預定量分級的。
11.如權利要求10所述的半導體結構，其中，所述預定量是化學計量。
12.一種半導體結構，其包括第一導電層；介電層，其包括在所述第一導電層上的鑭、鋁和氧；和在所述介電層上的第二導電層。
13.如權利要求12所述的半導體結構，其中，所述第二導電層是浮柵。
14.如權利要求12所述的半導體結構，其中，所述介電層是鑭鋁合金。
15.如權利要求12所述的半導體結構，其中，所述介電層是非晶的。
16.如權利要求12所述的半導體結構，其進一步包括第一間層，位於所述第一導電層和所述介電層之間；和第二間層，位於所述介電層和所述第二導電層之間。
17.如權利要求16所述的半導體結構，其中，所述第一間層包括從由矽、氮、氧和鋁組成的組中選擇的元素。
18.如權利要求16所述的半導體結構，其中，所述第二間層包括從由矽、氮、氧和鋁組成的組中選擇的元素。
19.如權利要求16所述的半導體結構，其中，所述第一間層和所述第二間層為相同的材料。
20.如權利要求12所述的半導體結構，其中，所述介電層從所述第一間層和所述第二間層都從0到一個預定量分級。
21.如權利要求20所述的半導體結構，其中，所述預定量是化學計量。
22.一種用於形成半導體結構的方法，其包括在半導體襯底上形成由鑭、鋁以及氧組成的介電層；和在所述介電層上形成電極層。
23.如權利要求22所述的方法，其中，所述介電層是通過原子層化學汽相澱積、物理汽相澱積、有機金屬化學汽相澱積或脈衝雷射澱積形成的。
24.如權利要求22所述的方法，其進一步包括在所述半導體襯底和所述介電層之間形成間層。
25.如權利要求22所述的方法，其進一步包括在所述介電層上，在所述介電層和電極層之間形成間層。
26.一種半導體裝置，包括從具有半導體表面和導電層的襯底中選擇的第一材料；第二材料，所述第二材料是導電的層；第三材料，位於所述第一和第二材料之間，並包括鑭、鋁和氧，其中，所述第二材料是非晶的。
全文摘要
介電層包括鑭、鋁和氧，並形成在兩個導體之間或導體和襯底之間。在一個實施例中，介電層對鑭或鋁進行分級。在另一實施例中，在導體或襯底與介電層間形成絕緣層。介電層可通過原子層化學汽相澱積、物理汽相澱積、有機金屬化學汽相澱積或脈衝雷射澱積形成。
文檔編號H01L27/115GK1582499SQ01822934
公開日2005年2月16日 申請日期2001年12月18日 優先權日2001年3月20日
發明者維迪亞S.考希克, 比奇-延·源, 斯裡尼瓦斯V·皮耶塔姆巴拉姆, 詹姆斯·肯尼恩·Ⅲ·謝恩 申請人:摩託羅拉公司