一種靜電保護結構的製作方法
2024-02-09 20:07:15
專利名稱：一種靜電保護結構的製作方法
技術領域：
本發明涉及集成電路，尤其涉及晶片的靜電保護結構，具體適用於節省晶片面積。
背景技術：
隨著集成電路日新月異的快速發展，如何控制成本問題也擺上了桌面，對設計者來說，對晶片面積的控制是最優先和最有效的辦法。而人們對晶片的要求越來越高。在晶片的應用過程中，人們希望晶片不僅功能正確無誤，更是提高了對晶片性能上的要求。靜電放電(ESD，Electrostatic Discharge)是造成電子元件或電子系統受到過度電應力(Electrical Over Stress,EOS)破壞的主要因素。在靜電保護的各種手段中，最主要也是最有效的方式就是將靜電保護電路結構集成到晶片上。由於該結構在ESD時需要承受很大的電流，所以一般都會佔用較大比例的晶片面積，導致晶片成本的增加。
發明內容
本發明要解決的技術問題是提供一種靜電保護結構，能夠節省晶片面積。本發明為解決上述技術問題所採取的技術方案為一種靜電保護結構，其特徵在於它由NMOS管、電阻和壓焊點構成；NMOS管的柵端、P型襯底和源端連接並接地，漏端與壓焊點連接；電阻一端接壓焊點，另一端為靜電保護結構的輸出端與內部電路連接；所述的NMOS管還包括N型擴散區、多晶矽、源端襯底引出線和隔離環pick-up ring ；多晶矽與N型擴散區交疊部分形成柵端；N型擴散區為P型襯底上的N阱，源端和漏端均由N阱構成，且源端和漏端成叉指狀交錯分布，形成多個小NMOS管並聯結構；源端和漏端所在的N阱內均設有通孔，源端的通孔與源端襯底引出線連接，隔離環與源端連接；源端襯底引出線還與P型襯底連接；所述的電阻由多晶矽構成，與壓焊點連接時由多晶矽直接與壓焊點連接。按上述方案，所述的NMOS管的柵端通過另一個電阻接地。按上述方案，所述的每個小NMOS管的源端的通孔與柵端之間距離為1 μ m，漏端的通孔到柵端的距離為4 μ m。按上述方案，所述的電阻寬度大於等於5 μ m，阻值大於200歐姆。按上述方案，所述的隔離環的寬度為5 μ m,與所述的NMOS管的N型擴散區邊緣的距離為3μ ο本發明的工作原理為NM0S管的源端和柵端短接到地，漏端接壓焊點PAD，並通過一個電阻R後在接到內部電路。NMOS管的寬度至少120μπι，為了在較小的面積內畫這麼大的尺寸的NMOS管，版圖layout需要畫成叉指狀。把大尺寸的NMOS管分成偶數個小尺寸的NMOS並聯，小尺寸的NMOS管的寬度乘以個數應該等於大尺寸的NMOS管的寬度。每個小 NMOS管源端的通孔到柵端距離為1 μ m，漏端的通孔到柵端的距離為4 μ m，這樣源端和漏端到柵端分別有一段電阻，以作為限流。漏端的通孔設置在N阱nwell裡的，增加了深度。電阻接PAD的那端是用多晶矽poly直接接到PAD上，而不是通過金屬打孔連接，這樣的接法
3是為了避免有大電流時而把金屬擊穿掉，從而導致晶片的不正常。本發明的有益效果為1、在不變工藝的條件下能有效消耗ESD事件產生的能量影響，抗ESD能力能到 2000V以上(人體模型)，達到工業標準；2、省掉一個大的PMOS管，面積得到大大縮小，以致整個晶片面積能縮小，從而達到降低晶片成本和不影響晶片性能的目的。
圖1為現有技術電路圖；圖2為本發明一實施例的電路圖；圖3為本發明又一實施例的電路圖；圖4為NMOS管版圖。
具體實施例方式實施例1 圖1為現有技術電路圖，通過PMOS管和NMOS管連接進行靜電保護。圖2為本發明一實施例的電路圖，NMOS管的柵端、P型襯底和源端連接並接地，漏端與PAD連接；電阻一端接PAD，另一端為靜電保護結構的輸出端與內部電路連接。與現有技術相比，本發明很明顯省去一個PMOS管大大減少了晶片面積。為了進一步減少晶片面積，又不影響靜電保護的效果，本發明對版圖設計進行進一步改進。圖4為NMOS管版圖，源端的通孔到柵端距離為1 μ m，漏端的通孔到柵端的距離為 4μπι，這樣源端和漏端到柵端分別有一段電阻，以作為限流。漏端的通孔是畫在N阱nwell 裡的。增加了深度。電阻R的寬度大於等於5 μ m，阻值大於200歐姆。電阻接PAD的一端是用多晶矽poly直接接到PAD上，而不是通過金屬打孔連接，這樣的接法是為了避免有大電流時而把金屬擊穿掉，從而導致晶片的不正常。隔離環Pick-up ring的寬度為5μπι，與 NMOS管的N型擴散區diff距離為3。實施例2 圖3為本發明又一實施例的電路圖，本實施例結構及原理與實施例一基本相同， 其不同之處在於在NMOS管柵端和接地之間加另一個電阻R』。原因是在ESD發生時不一定每個NMOS管會一齊導通，這樣ESD保護電路的有效耐壓就由開始導通的幾個NMOS管決定。在NMOS管柵端和接地之間加另一個電阻R』可有效避免這種情況。
權利要求
1.一種靜電保護結構，其特徵在於它由NMOS管、電阻和壓焊點構成；NMOS管的柵端、 P型襯底和源端連接並接地，漏端與壓焊點連接；電阻一端接壓焊點，另一端為靜電保護結構的輸出端與晶片的內部電路連接；所述的NMOS管還包括N型擴散區、多晶矽、源端襯底引出線和隔離環；多晶矽與N型擴散區交疊部分形成柵端；N型擴散區為P型襯底上的N阱，源端和漏端均由N阱構成，且源端和漏端成叉指狀交錯分布，形成多個小NMOS管並聯結構；源端和漏端所在的N阱內均設有通孔，源端的通孔與源端襯底引出線連接，隔離環與源端連接；源端襯底引出線還與P型襯底連接； 所述的電阻由多晶矽構成，與壓焊點連接時由多晶矽直接與壓焊點連接。
2.根據權利要求1所述的靜電保護結構，其特徵在於所述的NMOS管的柵端通過另一個電阻接地。
3.根據權利要求1所述的靜電保護結構，其特徵在於所述的每個小NMOS管的源端的通孔與柵端之間距離為1 μ m,漏端的通孔到柵端的距離為4 μ m。
4.根據權利要求1所述的靜電保護結構，其特徵在於所述的電阻寬度大於等於5μπι， 阻值大於200歐姆。
5.根據權利要求1所述的靜電保護結構，其特徵在於所述的pick-upring的寬度為 5 μ m,與所述的NMOS管的N型擴散區邊緣的距離為3 μ m。
全文摘要
本發明提供一種靜電保護結構，由NMOS管、電阻和壓焊點構成；NMOS管的柵端、P型襯底和源端連接並接地，漏端與壓焊點連接；電阻一端接壓焊點，另一端為靜電保護結構的輸出端與晶片內部電路連接；NMOS管還包括N型擴散區、多晶矽、源端襯底引出線和隔離環；多晶矽與N型擴散區交疊部分形成柵端；N型擴散區為P型襯底上的N阱，源端和漏端均由N阱構成，且源端和漏端成叉指狀交錯分部；源端和漏端所在N阱內均設有通孔，源端的通孔與源端襯底引出線連接，隔離環與源端連接；源端襯底引出線還與P型襯底連接；電阻由多晶矽構成，多晶矽直接與壓焊點連接。本發明在不變工藝條件下可大幅提高抗ESD能力，縮小晶片面積，降低晶片成本，且不影響晶片性能。
文檔編號H01L27/02GK102157517SQ20101061278
公開日2011年8月17日 申請日期2010年12月30日 優先權日2010年12月30日
發明者張禎, 彭秋平, 杭曉偉, 賈力 申請人:蘇州華芯微電子股份有限公司