處理數位訊號的解調器的製作方法
2023-10-06 12:56:09
專利名稱：處理數位訊號的解調器的製作方法
技術領域：
本發明所涉及的是解調被正交調製的輸入信號的解調器，特別是，應用了數位訊號處理技術的解調器。
背景技術：
伴隨著LSI(大規模集成電路)的高速進步，在調製速度例如10MHz的高速通信系統領域中，將數位訊號處理技術應用於解調器的嘗試正在進行著。應用了數位訊號處理技術的解調器(以下稱數字解調器)，與模擬電路構成的解調器相比，具有很多優點。例如，數字解調器不受溫度·溼度或時間的影響，能實現品質的穩定。此外，數字解調器可以LSI化。再有，數字解調器不僅不需要調節，而且變更規格也非常容易。
為將含有滾降濾波器的解調器的主要功能在數位訊號處理技術上得到實現，取樣速率必須遵守取樣定理的要求。在其定理中，取樣頻率必須是信號的最高頻率分量的2倍以上。即，若調製速度是10MHz，則取樣速率必須是20MHz以上，同樣，若調製速度是20MHz，則取樣速率必須是40MHz以上。
為使能以與如此的取樣速率相同的速度進行數字解調處理，數字解調器必須由非常高速的器件來構成，而且需要流水線式的處理。
但是，伴隨著調製速度的高速化，取樣速率會變得更高，如此一來恐怕會出現器件的處理速度不及取樣速率的事態的發生。例如，調製速度若超過50MHz，就現有技術而言，已很難有如此的器件。
另外，隨著取樣速率的增高，流水線處理的階段數也隨之增加。這意味著流水線處理過程中「延遲」的增加。如此的延遲增加，會使得電路規模增大，而且，會導致反饋控制特性，特別是載波再生環特性的惡化。
於是，本發明的目的就在於解決上述問題，提供能應用於更高速的通信系統的數字解調器。
發明內容
本發明，對已被A/D轉換的信號進行串並行轉換(以下略稱S/P轉換)，使解調處理速度變為調製速度，以此來解決上述問題。同時，本發明就數字解調處理的各部分，都使其具有能進行並行處理的結構。具體地說，本發明提供以下所示的解調器等。
基於本發明的一個側面，解調器具備以下部分模擬正交檢波器接受被正交調製的IF信號，利用具有實質上等同於實際載波頻率的預測的載波頻率進行模擬式正交檢波，輸出相互正交的第1及第2被正交檢波的信號；第1及第2A/D轉換器接受所述第1及第2被正交檢波的信號，各自以調製速度的2倍或是更高的速度進行A/D轉換，輸出第1及第2的串行信號；第1及第2的串並行轉換器將所述第1及第2的串行信號，分別轉換成第1及第2組的並行信號，所述並行信號的第1及第2組分別由具有等同於所述調製速度的數據傳輸速率的多個信號組成；第1並行FIR濾波器作為滾降濾波器運行，為對所述並行信號的第1組以所述調製速度進行並行濾波處理，輸出2個被濾波的信號的第1信號對；以及第2並行FIR濾波器作為滾降濾波器運行，為對所述並行信號的第2組以所述調製速度進行並行濾波處理，輸出2個被濾波的信號的第2信號對。
基於本發明的另一個側面，解調器具備以下部分模擬檢波器接受被正交調製的第1IF信號，利用實際載波頻率與實質上具有同一頻率的預測的載波頻率之差是調製速度的所定頻率進行檢波，輸出將調製速度作為偽載波頻率的第2IF信號；A/D轉換器接受所述第2IF信號，分別以調製速度的4倍進行A/D轉換，輸出串行信號；正交檢波器接受所述串行信號，進行正交檢波，輸出並行信號的第1及第2組，所述並行信號的第1及第2組分別由具有等同於所述調製速度的數據傳輸速率的多個信號組成；第1並行FIR濾波器作為滾降濾波器運行，對所述並行信號的第1組以所述調製速度進行並行濾波處理，輸出2個被濾波的信號的第1信號對；以及第2並行FIR濾波器作為滾降濾波器運行，對所述並行信號的第2組以所述調製速度進行並行濾波處理，輸出2個被濾波的信號的第2信號對。
所述第1及第2並行FIR濾波器，例如當A/D轉換以調製速度的2倍進行時，具備以下第1至第3中的某個並行FIR濾波器即可。在此所示的第1至第3的並行FIR濾波器，都是適合於作為並行滾降濾波器運行，接受對串行數據信號進行串並行轉換而得到的奇數數據信號及偶數數據信號的信號對，輸出被濾波的奇數數據信號及被濾波的偶數數據信號的信號對。
基於本發明的一個側面，第1並行FIR濾波器具備以下部分第1至第6延遲器，和分別定義了第1至第10乘法係數的第1至第10乘法器，和第1至第6加法器，這裡，所述第1至第6延遲器，分別具有所定的延遲時間，所述的第1、第5、第6及第10乘法係數相同，所述的第2、第4、第7及第9乘法係數相同，所述的第3及第8乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1及第2乘法器，接受所述第1延遲器的輸出，所述第3及第4乘法器，接受所述第2延遲器的輸出，所述第5乘法器，接受所述第3延遲器的輸出，所述第6乘法器，接受所述第4延遲器的輸出，所述第7及第8乘法器，接受所述第5延遲器的輸出，所述第9及第10乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1、第3及第5乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第6、第8及第10乘法器的輸出，所述第4加法器，接受所述第7及第9乘法器的輸出，
所述第5加法器，接受所述第1及第4加法器的輸出，並作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第2及第3加法器的輸出，並作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
基於本發明的另一個側面，第2並行FIR濾波器具備以下部分所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，和分別定義了第1至第6乘法係數的第1至第6乘法器，和第1至第8加法器，這裡，所述第1至第6延遲器，分別具有所定的延遲時間，所述的第1及第4乘法係數相同，所述的第2及第5乘法係數相同，所述的第3及第6乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1加法器，接受所述第1及第3延遲器的輸出，所述第2加法器，接受所述第1及第2延遲器的輸出，所述第3加法器，接受所述第4及第6延遲器的輸出，所述第4加法器，接受所述第5及第6延遲器的輸出，所述第1乘法器，接受所述第1加法器的輸出，所述第2乘法器，接受所述第2加法器的輸出，所述第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3加法器的輸出，所述第5乘法器，接受所述第4加法器的輸出，所述第6乘法器，接受所述第5延遲器的輸出，所述第5加法器，接受所述第1及第3乘法器的輸出，所述第6加法器，接受所述第4及第6乘法器的輸出，
所述第7加法器，接受所述第5加法器及第5乘法器的輸出，並作為該第7加法器的輸出，輸出所述被濾波的奇數數據信號，所述第8加法器，接受所述第6加法器及第2乘法器的輸出，並作為該第8加法器的輸出，輸出所述被濾波的偶數數據信號。
基於本發明的另一個側面，第3並行FIR濾波器具備以下部分所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，和分別定義了第1至第8乘法係數的第1至第8乘法器，和第1至第6加法器，這裡，所述第1至第6延遲器，分別具有所定的延遲時間，所述的第1、第4、第5及第8乘法係數相同，所述的第2、第3、第6及第7乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1乘法器，接受所述第1延遲器的輸出，所述第2及第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3延遲器的輸出，所述第5及第6乘法器，接受所述第5延遲器的輸出，所述第7及第8乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1及第3乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第5及第7乘法器的輸出，所述第4加法器，接受所述第6及第8乘法器的輸出，所述第5加法器，接受所述第2及第3加法器的輸出，並作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第1及第4加法器的輸出，並作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
附圖的簡單說明
圖1是，表示基於本發明的第1實施例的解調器結構概況的方框圖。
圖2是，表示圖1所示的一個並行FIR濾波器例子的方框圖。
圖3是，表示圖1所示的一個並行EPS例子的方框圖。
圖4是，表示圖1所示的一個載波再生環中LPF例子的方框圖。
圖5是，表示圖1所示的一個NCO例子的方框圖。
圖6是，表示圖1所示的一個時鐘相位檢測器例子的方框圖。
圖7是，用於說明圖6所示的時鐘相位檢測器的相位檢測的圖。
圖8是，表示解調器的比較例子的方框圖，在此，以調製速度的2倍進行解調處理。
圖9是，表示圖8所示的FIR濾波器的結構圖。
圖10是，表示圖8所示的EPS的結構圖。
圖11是，表示圖8所示的NCO的結構圖。
圖12是，表示圖5及圖11所示的儲存於包含在NCO內的延遲器(F/F)中的數據關係圖。
圖13是，表示圖8所示的時鐘相位檢測器的結構圖。
圖14是，表示圖1所示的並行FIR濾波器的另一例子的方框圖。
圖15是，表示圖1所示的並行FIR濾波器的另一例子的方框圖。
圖16是，表示當取樣速率4倍於調製速度時的並行FIR濾波器的例子的方框圖。
圖17是，表示圖16所示的並行FIR濾波器的變例圖。
圖18是，表示基於本發明第2實施例的解調器結構概況的方框圖。
圖19是，表示圖18所示的正交檢波器的一個例子圖。
圖20是，表示基於本發明第3實施例的解調器結構概況的方框圖。
圖示的解調器，接受被正交調製的IF信號，首先，進行模擬式的正交檢波。IF信號被分支為2路。其中的一路信號，在混頻器11中，與具有由本機振蕩器12輸出的大致等同於載波頻率fc的頻率fc』的Lo信號進行乘法運算，之後通過低通濾波器21。另一路信號，在混頻器10中，與對本機振蕩器12輸出的Lo信號進行π/2相移而得到的信號進行乘法運算，之後通過低通濾波器20。在低通濾波器20及21中被濾波的信號變為相互正交的基帶(BB)信號。這些信號的信道分別被稱為Pch及Qch。這些信號有時也被分別稱為I部及Q部，或是實部及虛部。
在這裡，頻率fc』是預測的載波頻率，嚴格地講，頻率fc與頻率fc』並不一致。所以，模擬式正交檢波的輸出中含有相當於這些頻率之差的相位旋轉。
A/D轉換器30、31，分別接受P信道及Q信道的正交檢波的信號，並進行A/D轉換，然後分別輸出有多個比特的串行信號。
為利用數位訊號處理電路來構成滾降濾波器，提供給A/D轉換器30、31的取樣時鐘的頻率，必須按取樣定理來決定。在本實施例中，取樣速率是調製速度fs的2倍。考慮到處理速度是由電路規格來決定的，所以當調製速度fs相對很低時，取樣速率可以是4fs或8fs。
S/P轉換器40，接受由A/D轉換器30輸出的P信道的串行信號，以1比2的數據比進行S/P轉換，然後輸出P信道的奇數數據信號及偶數數據信號的信號對。比如，連續的串行數據比特Dn(n＝1、2、3、…)，被分為奇數數據比特D2n－1及偶數數據比特D2n。這些奇數數據信號及偶數數據信號，各自具有和調製速度fs相同的信號傳輸速率。同樣，S/P轉換器41輸出Q信道的奇數數據信號及偶數數據信號的信號對。
並行FIR濾波器50，作為滾降濾波器運行，將P信道的奇數數據信號及偶數數據信號並行地進行濾波，輸出P信道被濾波的奇數數據信號及偶數數據信號。並行FIR濾波器51也一樣，對Q信道的奇數數據信號及偶數數據信號進行濾波處理，輸出Q信道被濾波的奇數數據信號及偶數數據信號。
參照圖2，並行FIR濾波器50的一個例子，具有第1至第6延遲器101～106，各自定義了第1至第10的乘法係數C的第1至第10乘法器201～210，和第1至第6加法器301～306。第1至第6延遲器101～106，使用與調製速度fs的倒數相等的時間(T＝1/fs)作為延遲時間。
由於並行FIR濾波器50作為滾降濾波器運行，乘法係數變為濾波器的離散式脈衝響應值。具體為，第1、第5、第6及第10乘法器的乘法係數相互相等(C－2＝C＋2)，第2、第4、第7及第9乘法器的乘法係數相互相等(C－1＝C＋1)。另外，第3及第8乘法器的乘法係數相互相等(C0)。同樣，在本實施例中，並行FIR濾波器51具有和並行FIR濾波器50相同的結構，且同樣地運行。
再具體一點，第1及第4延遲器101、104，分別接受奇數數據信號D2n－1及偶數數據信號D2n。第2及第5的延遲器102、105，分別接受第1及第4延遲器101、104的輸出。第3及第6延遲器103、106，分別接受第2及第5延遲器102、105的輸出。
第1及第2乘法器201、202接受第1延遲器101的輸出。第3及第4乘法器203、204接受第2延遲器102的輸出。第5乘法器205接受第3延遲器103的輸出。第6乘法器206接受第4延遲器104的輸出。第7及第8乘法器207、208接受第5延遲器105的輸出。第9及第10乘法器209、210接受第6延遲器106的輸出。
第1加法器301接受第1、第3及第5乘法器201、203、205的輸出。第2加法器302接受第2及第4乘法器202、204的輸出。第3加法器303接受第6、第8及第10乘法器206、208、210的輸出。第4加法器304接受第7及第9乘法器207、209的輸出。第5加法器305接受第1及第4加法器301、304的輸出，作為該第5加法器305的輸出，輸出被濾波的奇數數據信號。第6加法器306接受第2及第3加法器302、303的輸出，作為該第6加法器306的輸出，輸出被濾波的偶數數據信號。
換言之，處理奇數數據信號及偶數數據信號的電路各有5個分支201～205、206～210。5個分支201～205又被分為第1、第3及第5分支201、203、205的組，和第2及第4分支202、204的組。各組都被構成為分支間隔為2。分支206～210也相同，被分為第6、第8及第10的分支206、208、210的組，和第7及第9的分支207、209的組。各組分支的輸出，在相對應的加法器301、302、303、304中被相加。在不使分支重複的情況下，選擇對應奇數數據信號的分支組和對應偶數數據信號的分支組的組合，將那些相加結果再相加。其結果是，D1～D5的運算結果被從加法器305輸出的同時，D2～D6的運算結果也被從加法器306輸出。即，並行FIR濾波器，以速度fs的運算，生成對應5個連續輸入數據比特Dj、Dj＋1、Dj＋2、Dj＋3、Dj＋4(j為整數)的輸出。
再參照圖1，並行EPS(Endless Phase Shifter，循環移相器)60，載波用相位檢測器61，環形濾波器62，NCO(Numerical ControlledOscillator，數控振蕩器)63構成載波再生環。這當中，載波用相位檢測器61，環形濾波器62，NCO63生成表示載波相位誤差的誤差信號。
具體為，並行EPS60，接受P信道的被濾波的奇數數據信號及偶數數據信號的信號對，和Q信道的被濾波的奇數數據信號及偶數數據信號的信號對，並利用誤差信號進行相移，輸出第1至第4的被相移的信號。第1及第2的被相移的信號對應P信道的被濾波的奇數數據信號及偶數數據信號，第3及第4的被相移的信號對應Q信道的被濾波的奇數數據信號及偶數數據信號。這樣，並行EPS60，以等於調製速度fs的處理速度，除去在模擬式正交檢波中留下的相位偏離(旋轉)。
參照圖3，並行EPS60具有奇數數據信號(D2n－1)用及偶數數據信號(D2n)用的2個複數乘法器。2個複數乘法器分別對應奇數數據信號(D2n－1)及偶數數據信號(D2n)。
處理奇數數據信號(D2n－1)的複數乘法器，有乘法器211～214、和減法器311、及加法器312，利用從NCO63輸入的作為對應奇數數據信號(D2n－1)的誤差信號的第1數字載波信號CARR1，除去相位的偏離。
具體為，乘法器211對P信道的奇數數據信號乘以第1數字載波信號CARR1的餘弦部分，乘法器213對Q信道的奇數數據信號乘以第1數字載波信號CARR1的正弦部分。減法器311，從乘法器211的輸出減去乘法器213的輸出，並輸出被除去相位旋轉的P信道的奇數數據信號。同樣，乘法器214對Q信道的奇數數據信號乘以第1數字載波信號CARR1的餘弦部分，乘法器212對P信道的奇數數據信號乘以第1數字載波信號CARR1的正弦部分。加法器312，將乘法器214的輸出和乘法器212的輸出相加，並輸出被除去相位旋轉的Q信道的奇數數據信號。
處理偶數數據信號(D2n)的複數乘法器，有乘法器215～218、和減法器313、及加法器314，利用從NCO63輸入的作為對應偶數數據信號(D2n)的誤差信號的第2數字載波信號CARR2，除去相位的偏離。其處理與奇數數據信號的處理方式相同。
這樣，並行EPS60輸出P信道及Q信道的奇數數據信號組和P信道及Q信道的偶數數據信號組。在這2個並行輸出組當中，對應於眼形圖開口部時刻的信號成為P信道及Q信道的被解調的信號。
再參照圖1，載波相位檢測器63監視P信道及Q信道的被解調的信號，檢測那些基於被解調的信號基準點的相位偏離。此載波相位檢測器63的處理速度與調製速度fs相同。
由載波相位檢測器63檢測出的相位偏離，通過環形濾波器62，傳遞給NCO63。
參照圖4，圖示的環形濾波器62是2次完全積分型，具有2個乘法器221、222，2個加法器321、322，及延遲器111。乘法器221及222，分別將相位檢測器63的輸出與決定環特性的參數α、β相乘。乘法器211的輸出，被加法器321及延遲器111累加。即，加法器321及延遲器111構成了一個積分器。加法器322將延遲器111的輸出與乘法器222的輸出相加，生成環形濾波器62的輸出。在本實施例中，該環形濾波器的處理速度等於調製速度fs。
參照圖5，NCO63具有加法器323、324，延遲器112、113及ROM401、402，且適合於並行處理。加法器323、324及延遲器112、113，形成了2個其一方輸出影響另一方輸出的累加器。環形濾波器62的輸出，雖然是對應頻率的，但被此累加器積分，轉換為對應相位的量。ROM120、121，對相位，和為使其相對應而預先計算好的數字載波信號CARR1、CARR2的數據，具體地說是正弦、餘弦部分的數據，使其相關聯並進行存儲。實際上，ROM120、121，具有相同的內容。針對這樣的ROM120、121，一旦相位被從延遲器112、113給出，ROM120、121就會將給出的相位作為地址，輸出相對應的數字載波信號CARR1、CARR2。此數字載波信號CARR1、CARR2，如所述被提供給NCO63。
再參照圖1，時鐘相位檢測器70，環形濾波器71，D/A轉換器72，VCO73，A/D轉換器30、31，S/P轉換器40、41，並行FIR濾波器50、51及並行EPS60，構成了一個時鐘同步環。
參照圖6，時鐘相位檢測器70具有延遲器121～124，異-或門501～504，或門505及F/F510。
其中，延遲器121及異-或門501主要起檢測為得到P信道的時鐘相位的條件的作用。另一方面，延遲器123及異-或門503主要起檢測為得到Q信道的時鐘相位的條件的作用。不論是P信道還是Q信道，得到時鐘相位的條件都是在連續的3個數據信號中，第1個和第3個數據信號的極性是相反的。即是說，假設連續的3個數據信號為D1、D2、D3，那麼D1和D3的MSB相異即可。在圖示的時鐘相位檢測器70中，參照奇數數據信號(D2n－1)的MSB，進行條件的判定。
延遲器122及異-或門502，和延遲器121一起，主要起檢測P信道的時鐘相位信息的作用。同樣，延遲器124及異-或門504，和延遲器123一起，主要起檢測Q信道的時鐘相位信息的作用。具體地說，不論是P信道還是Q信道，時鐘相位檢測器70，當D2和D1是相同極性時判定相位為超前，當D2和D1是不同極性時判定相位為滯後，並作為相位信息生成判定結果。
特別是，在本實施例的時鐘相位檢測器70中，作為表示是否滿足所述條件的信息，或門505輸出異-或門501及503的輸出的「或」。由此，不論P信道還是Q信道的一方，或是雙方，當所述條件被滿足時，或門505的輸出表示「1(有效)」。
圖7表示3個連續數據信號D1～D3和眼形圖的關係。在A/D轉換器30(31)中，被取樣的D1～D3出現於每取樣周期Ts/2(＝1/2fs)。其後，一旦藉助於S/P轉換器40(41)被串並行轉換，D1和D2就變為並行，而D1與D3的間隔仍為Ts。若D1與D3的極性相反，則在其間的某一地方存在零交叉點。當利用按所述內容檢測出的相位信息進行時鐘控制時，對應D2的時鐘相位將被調整為零交叉點。
環形濾波器71，只當時鐘相位檢測器70的輸出為「有效」時，才根據從F/F510輸出的相位信息，進行濾波處理。環形濾波器71本身因為有與載波再生環中的環形濾波器62相同的功能，所以同樣有圖4所示的電路結構。但有一點，由於環形濾波器71和環形濾波器62的環形特性不同，其參數α、β不一定相同。
VCO73，通過D/A轉換器72接受環形濾波器71的輸出，生成取樣時鐘，提供給A/D轉換器30、31。從布局看很明顯，圖示的VCO73是模擬電路。其理由如下。為在數位訊號處理中進行時鐘同步，需使用比調製速度fs高很多的頻率的時鐘。因此，當調製速度fs比如說超過10MHz時，將VCO數位化變得很困難。但若是調製速度fs為低頻時，取代D/A轉換器72及VCO73，而使用數字VCO也可以。
這樣，相位檢測器70檢測模擬基帶信號和取樣時鐘的相位關係，並按檢測結果控制VCO73的振蕩頻率，由此，時鐘相位經常處於最適合取樣的相位。關於時鐘相位控制，例如，已在日本專利第2848420號公布，其內容基於被參照的事實，成為本說明書的一部分。
如以上說明，基於第1實施例的解調器，在A/D轉換後進行S/P轉換，解調處理可以不以取樣速率2fs而以等於調製速度fs的速度進行。
為了更明確些，作為比較用的例子，對圖8所示的解調器進行說明。比較用的解調器在A/D轉換之後不進行S/P轉換。所以，FIR濾波器52、53，EPS65等都是以取樣速率2fs進行處理。
詳細內容為FIR濾波器52如圖9所示，具有延遲器601～605，乘法器701～705，和加法器801。延遲器601～605的延遲時間不是調製速度fs的倒數，而等於取樣速率2fs的倒數。即，FIR濾波器52以2倍於圖2所示並行FIR濾波器50的速度進行處理。
另外，EPS65如圖10所示，由具有乘法器711～714，減法器811及加法器812的單一的複數乘法器構成。此複數乘法器的輸入輸出信號的數據傳輸速率是調製速度的2倍。即，EPS65以2倍於圖3所示的並行EPS60的速度進行處理。
所以，NCO68，為以2fs的數據傳輸速率提供給EPS65以載波信號CARR，如圖11所示，必須以2fs的時鐘進行處理。詳細內容是，NCO68具有加法器813，延遲器611，及ROM410。加法器813累加延遲器611的輸出，由此加法器813和延遲器611形成一個積分器。儲存於ROM410的信息，與儲存於圖5所示的ROM401、402的信息相同。
參照圖12，所表示的是圖11的延遲器611中所保持的數據和圖5的延遲器112、113中所保持的數據的關係。由圖12可以理解為圖11的延遲器611所保持的奇數項的數據，保持在圖5的延遲器112中，圖11的延遲器611所保持的偶數項的數據，保持在圖5的延遲器113中。
再參照圖8，EPS65的後段設置了十取一分樣電路66、67。EPS65的輸出被十取一分樣電路66、67以每一取樣為單位分樣，變為被解調的信號。
參照圖13，所表示的是時鐘相位檢測器74的結構。時鐘相位檢測器74基本上與時鐘相位檢測器70的功能相同。但有一點，與時鐘相位檢測器70的輸入相比較，時鐘相位檢測器74的輸入具有2倍的數據傳輸速率，因此，時鐘相位檢測器74以半周期循環電路530的正相輸出和反相輸出，使對應奇數項數據信號的延遲處理和對應偶數項數據信號的延遲處理交互進行，將數據傳輸速率降至調製速度，並進行條件判定和相位信息的檢測。
這樣，雖然圖8所示的解調器，不論在滾降濾波器、載波再生環、還是時鐘同步環中，都具有必須以調製速度的2倍進行處理的結構要素，但是，圖1所示的解調器，可以讓所有的結構要素以等同於調製速度的速度進行處理。所以，圖1所示的解調器比圖8所示的解調器更適合於高速度的通信系統。
在這裡，有關並行FIR濾波器50、51的其他例子，用圖14至圖17進行說明。
圖14所示的並行FIR濾波器是圖2所示的並行FIR濾波器的一種變形。由於是作為滾降濾波器運行，在並行FIR濾波器50中，乘法器的係數滿足了條件C＋n＝C－n。在圖14所示的並行FIR濾波器中，通過將圖2所示的乘法器中乘法係數相等的乘法器的輸入提前相加，減少了乘法器的個數。其結果是，比如當構成功能等同於具有2n＋1個分支的串行FIR濾波器的並行FIR濾波器時，若按圖2所示的並行FIR濾波器同樣來實現，需要4n＋2個分支，但若按圖14所示的並行FIR濾波器同樣來實現，只具備2n＋2個分支即可。
具體地講，圖14所示的並行FIR濾波器具有第1至第6延遲器101～106，第1至第6乘法器231～236，和第1至第8加法器331～338。第1至第6延遲器101～106與圖2所示的內容相同，其延遲時間為T＝1/fs。第1及第4乘法器231、234的係數相等，第2及第5乘法器232、235的係數相等，第3及第6的乘法器233、236的係數相等。
第1及第4延遲器101、104分別接受奇數數據信號(D2n－1)及偶數數據信號(D2n)。第2及第5延遲器102、105分別接受第1及第4延遲器101、104的輸出。第3及第6延遲器103、106分別接受第2及第5延遲器102、105的輸出。
第1加法器331接受第1及第3延遲器101、103的輸出。第2加法器332接受第1及第2延遲器101、102的輸出。第3加法器333接受第4及第6延遲器104、106的輸出。第4加法器334接受第5及第6延遲器105、106的輸出。
第1乘法器231接受第1加法器331的輸出。第2乘法器232接受第2加法器332的輸出。第3乘法器233接受第2延遲器102的輸出。第4乘法器234接受第3加法器333的輸出。第5乘法器235接受第4加法器334的輸出。第6乘法器236接受第5延遲器105的輸出。
第5加法器335接受第1及第3乘法器231、233的輸出。第6加法器336接受第4及第6乘法器234、236的輸出。
第7加法器337接受第5加法器335和第5乘法器235的輸出，並作為該第7加法器337的輸出，輸出被濾波的奇數數據信號。第8加法器338接受第6加法器336和第2乘法器232的輸出，並作為該第8加法器338的輸出，輸出被濾波的偶數數據信號。
圖2及圖14所示的並行FIR濾波器是分支個數為奇數的類型。圖15所示的並行FIR濾波器是分支個數為偶數的類型。特別是圖15所示的並行FIR濾波器，基於速度fs的運算，生成對應於4個連續的輸入數據比特Dj、Dj＋1、Dj＋2、Dj＋3(j為整數)的輸出。
詳細內容為圖15所示的並行FIR濾波器，具有第1至第6延遲器101～106，第1至第8乘法器241～248，和第1至第6加法器341～346。第1至第6延遲器101～106與圖2所示的內容相同，其延遲時間為T＝1/fs。第1、第4、第5及第8乘法器241、244、245、248的係數相等，第2、第3、第6及第7乘法器242、243、246、247的係數相等。
第1及第4延遲器101、104，分別接受奇數數據信號(D2n－1)及偶數數據信號(D2n)。第2及第5延遲器102、105，分別接受第1及第4延遲器101、104的輸出。第3及第6延遲器103、106，分別接受第2及第5延遲器102、105的輸出。
第1乘法器241，接受第1延遲器101的輸出。第2及第3乘法器242、243，接受第2延遲器102的輸出。第4乘法器104，接受第3延遲器103的輸出。第5及第6乘法器105、106，接受第5延遲器105的輸出。第7及第8乘法器247、248，接受第6延遲器106的輸出。
第1加法器341，接受第1及第3乘法器241、243的輸出。第2加法器342，接受第2及第4乘法器242、244的輸出。第3加法器343，接受第5及第7乘法器245、247的輸出。第4加法器344，接受第6及第8乘法器246、248的輸出。
第5加法器345，接受第2及第3加法器342、343的輸出，並作為該第5加法器345的輸出，輸出被濾波的奇數數據信號。第6加法器346，接受第1及第4加法器341、344的輸出，並作為該第6加法器346的輸出，輸出被濾波的偶數數據信號。
圖2、圖14、圖15所示的並行FIR濾波器，都是進行二並行處理，比如可以在取樣速率為調製速度的2倍時採用。對此，圖16所示的並行FIR濾波器，是進行四並行處理，比如可以在取樣速率為調製速度的4倍時採用。
當取樣速率為調製速度的4倍時，S/P轉換器，以1∶4的數據比將1個串行信號轉換為4個並行的信號組D4n－3、D4n－2、D4n－1、D4n。
圖16所示的並行FIR濾波器，針對4個並行信號D4n－3、D4n－2、D4n－1、D4n，分別有11個分支。11個分支被分為4個組。各組的分支間隔為4。共16組的分支輸出，在設置於最後段的4個加法器中的某一個加法器中被相加。屆時，在保證構成各組的分支的係數不重複的條件下，分支的組被從各段中一組一組地選出，並被組合。基於如此的結構，從最後段的1個加法器將同時輸出例如針對D1～D11、D2～D12、D3～D13、D4～D14的運算結果。這樣，圖16所示的並行FIR濾波器，通過速度fs的運算，將生成對應於11個連續的輸入數據比特的輸出。
圖16所示的並行FIR濾波器的輸出有4個。若4個信號中的2個信號輸入給設置在並行FIR濾波器後段的EPS，在其輸出段將可以得到時鐘相位信息。例如，在圖16，假如只將D4n－3及D4n－1，或是D4n－2及D4n輸入給EPS，EPS具有上述的結構即可。在這種情況下，未被選擇的D4n－2及D4n或是D4n－3及D4n－1的組合，比如說可以被棄掉。
參照圖17，圖示的並行FIR濾波器是，在D4n－3及D4n－1的輸出未被選擇而被棄掉的條件下，圖16所示的並行FIR濾波器的變例。圖17所示的並行FIR濾波器具有，在圖16所示的並行FIR濾波器中，省略了只與D4n－3及D4n－1的輸出相關的乘法器、加法器及延遲器的結構。對於這種並行FIR濾波器，也可以應用圖14所示的簡化方法。
以下，利用圖18及圖19，就本發明的第2個實施例子的解調器進行說明。在圖18所示的解調裝置中，從本機震蕩器13輸出的信號頻率是fc』－fs。此信號在混頻器10被與載波頻率fc的IF信號相乘。由此，載波頻率fc的IF信號，進行頻率轉換，作為偽載波頻率變為具有調製速度fs的IF信號。在這裡，從本機震蕩器13輸出的信號頻率是fc』＋fs也可以。只是這種情況下，在以後的處理中，有必要調整相位的旋轉方向。
這樣的偽載波頻率fs的IF信號，通過低通濾波器20後，在A/D轉換器30被取樣。如圖18所示，在A/D轉換器30的取樣速率是4fs。這樣，被取樣的數據序列被輸入給正交檢波器80。
正交檢波器80，處理此數據序列，輸出各自的數據傳輸速率為fs的Pchodd、PchEven、Qchodd、QchEven的4個並行基帶信號。
詳細內容為對頻率是fs的IF信號以4fs的時鐘進行取樣，從sin、cos的關係可以得到P信道和Q信道的2fs的BB信號。即可以進行正交檢波。這裡，在載波的1個周期內，載波的正弦及餘弦各有2次變為「0」。那時另一方為「1」或「-1」。就是說在載波的正弦或是餘弦的一方變為「0」的那一時刻如果進行取樣的話，其輸出則為P、Q、P(BAR)、Q(BAR)、P、Q、…。這裡的(BAR)表示一個信號的反相信號。
參照圖19，正交檢波器80基於上述原理進行數位訊號的處理。圖示的正交檢波器80也有S/P轉換功能。其正交檢波器80，將A/D轉換器30輸出的具有4fs數據傳輸速率的串行數據序列，通過延遲器901～904，轉換為4個並行的數據序列的組。若假設其中延遲器904、902的輸出是P信道信號的話，那麼延遲器903、901的輸出就是Q信道信號。此P信道及Q信道的信號分別被輸入到以速度fs處理的延遲器905、906，被進行速度轉換。再進一步，延遲器905輸出的一方在反相器907被反相。同樣，延遲器906輸出的一方在反相器908被反相。如此一來，正交檢波器80就輸出相互並行的2個P信道信號及2個Q信道信號。
在正交檢波器80後段的信號處理，與所述第1實施例的信號處理相同。所以，第2實施例的解調器，例如，作為滾降濾波器，可以採用圖2、圖14、圖15、圖16及圖17中的任意一個並行FIR濾波器。
如以上所說，在第2實施例的解調器中，與第1實施例的解調器不同，使用數位訊號處理進行正交檢波。而且，由於數位訊號處理的正交檢波，雖然取樣頻率是調製速度的4倍，但含有滾降濾波器的後段處理是以等同於調製速度的速度被進行。
接著，利用圖20，就本發明的第3實施例的解調器進行說明。所述第1及第2實施例子的解調器都是準同步檢波型，而圖20所示的解調器並非準同步檢波型。
圖20所示的解調器，在A/D轉換器30、31的輸入處是眼形圖開著的同步檢波型。所以，在圖20所示的解調器中，沒有設置EPS。在本例子中，滾降濾波器50、51，時鐘相位檢測器70也都進行數據信號處理。
在這裡需要注意的是，圖20所示的載波再生環中的環形濾波器92，是由模擬電路構成的。但是，將載波相位檢測器91及環形濾波器92數位化，在環形濾波器92的後段設置D/A轉換器也可以。其他的結構要素和處理都和所述的第1實施例相同。所以，第3實施例的解調器，例如，作為滾降濾波器，可以採用圖2、圖14、圖15、圖16及圖17中的任意一個並行FIR濾波器。
本發明，依靠恰當的實施例被具體地表示並且說明，在本發明的範圍及概念的範圍內，可以有各種變形一事應被同行業者理解。比如，在上述的第1及第2的實施例中，利用EPS的輸出進行了時鐘同步的處理，但利用滾降濾波器的輸出也可以進行時鐘同步的處理。這時，對於時鐘相位檢測器70，除了將2個滾降濾波器的共4個輸出的MSB輸入給時鐘相位檢測器70以外，沒有必要改變環形濾波器71，D/A轉換器72等的結構。
用於產業上的可能性如以上所說，根據本發明，在解調器內的數字處理速度等於調製速度fs。所以，本發明的解調器也可以應用於高速通信系統。再加上隨著解調器內的數字處理速度的降低，可以減少流水線處理的段數，其結果是，縮減了解調器的電路規模及控制環內的延遲。
權利要求
1.一種解調器，其特徵在於，具有模擬正交檢波器接受被正交調製的IF信號，使用具有實質上等同於實際載波頻率的預測的載波頻率，進行模擬式的正交檢波，輸出相互正交的第1及第2被正交檢波的信號；第1及第2A/D轉換器接受所述第1及第2被正交檢波的信號，分別以調製速度的2倍或是更高的速度進行A/D轉換，輸出第1及第2串行信號；第1及第2串並行轉換器將所述第1及第2串行信號，分別轉換成並行信號的第1及第2組，所述並行信號的第1及第2組分別由具有等同於所述調製速度的數據傳輸速率的多個信號組成；第1並行FIR濾波器作為滾降濾波器運行，將所述並行信號的第1組以所述調製速度進行並行濾波，輸出2個被濾波的信號的第1信號對；第2並行FIR濾波器作為滾降濾波器運行，將所述並行信號的第2組以所述調製速度進行並行濾波，輸出2個被濾波的信號的第2信號對。
2.如權利要求1所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，將從所述被濾波的信號的第1及第2的信號對中各自選出的一個特定的被濾波的信號，作為第1及第2被解調的信號進行輸出。
3.如權利要求1所述的解調器，其特徵在於，具有並行移相器接受所述被濾波的信號的第1及第2信號對，使用表示載波相位誤差的誤差信號，對在所述模擬正交檢波器的處理中殘存的相位偏離，以所述調製速度進行去除處理，輸出第1及第2被解調的信號；以及誤差信號生成器監視所述第1及第2被解調的信號，生成所述誤差信號。
4.如權利要求3所述的解調器，其特徵在於，具有所述誤差信號生成器，具有載波相位檢測器接受所述第1及第2被解調的信號，檢測基於該第1及第2被解調的信號的基準點的相位偏離；環形濾波器被連接於該載波相位檢測器；以及NCO被連接於該環形濾波器，對應於所述被濾波的信號的第1及第2信號對，分別生成第1及第2誤差信號，所述並行移相器，使用所述第1及第2誤差信號，輸出同步於載波的所述第1及第2被解調的信號。
5.如權利要求3所述的解調器，其特徵在於，具有所述並行移相器，輸出第1至第4被移相的信號的組，所述第1及第2被移相的信號，對應於所述被濾波的信號的第1信號對而被生成，所述第3及第4被移相的信號，對應於所述被濾波的信號的第2信號對而被生成，所述第1及第2被解調的信號分別是該第1及第3被移相的信號。
6.如權利要求5所述的解調器，其特徵在於，具有時鐘相位檢測器參照所述第1至第4被移相的信號的各個MSB(最高有效比特)，檢測時鐘相位；環形濾波器被連接於該時鐘相位檢測器；D/A轉換器對該環形濾波器的輸出進行D/A轉換；以及VCO將依據該D/A轉換器的輸出而進行控制的取樣時鐘提供給所述A/D轉換器。
7.如權利要求5所述的解調器，其特徵在於，具有時鐘相位檢測器參照構成所述被濾波的信號的第1及第2信號對的4個信號的各個MSB，檢測時鐘相位；環形濾波器被連接於該時鐘相位檢測器；D/A轉換器對該環形濾波器的輸出進行D/A轉換；以及VCO將依據該D/A轉換器的輸出而進行控制的取樣時鐘提供給所述A/D轉換器。
8.如權利要求1所述的解調器，其特徵在於，具有所述A/D轉換器，以所述調製速度的2倍進行所述A/D轉換，所述第1及第2並行信號的組，各自由奇數數據信號及偶數數據信號的信號對組成，所述第1並行FIR濾波器，接受所述奇數數據信號及偶數數據信號的信號對，輸出由被濾波的奇數數據信號及被濾波的偶數數據信號的信號對組成的所述第1被濾波的信號的信號對，所述第2並行FIR濾波器，接受所述奇數數據信號及偶數數據信號的信號對，輸出由被濾波的奇數數據信號及被濾波的偶數數據信號的信號對組成的所述第2被濾波的信號的信號對。
9.如權利要求8所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，分別定義了第1至第10乘法係數的第1至第10乘法器，和第1至第6加法器，所述第1至第6延遲器，各自將所述調製速度的倒數所表示的時間作為延遲時間，所述第1、第5、第6及第10乘法係數相等，所述第2、第4、第7及第9乘法係數相等，所述第3及第8乘法係數相等，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1及第2乘法器，接受所述第1延遲器的輸出，所述第3及第4乘法器，接受所述第2延遲器的輸出，所述第5乘法器，接受所述第3延遲器的輸出，所述第6乘法器，接受所述第4延遲器的輸出，所述第7及第8乘法器，接受所述第5延遲器的輸出，所述第9及第10乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1、第3及第5乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第6、第8及第10乘法器的輸出，所述第4加法器，接受所述第7及第9乘法器的輸出，所述第5加法器，接受所述第1及第4加法器的輸出，作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第2及第3加法器的輸出，作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
10.如權利要求8所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，分別定義了第1至第6乘法係數的第1至第6乘法器，和第1至第8加法器，所述第1至第6延遲器，各自將所述調製速度的倒數所表示的時間作為延遲時間，所述的第1及第4乘法係數相同，所述的第2及第5乘法係數相同，所述的第3及第6乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1加法器，接受所述第1及第3延遲器的輸出，所述第2加法器，接受所述第1及第2延遲器的輸出，所述第3加法器，接受所述第4及第6延遲器的輸出，所述第4加法器，接受所述第5及第6延遲器的輸出，所述第1乘法器，接受所述第1加法器的輸出，所述第2乘法器，接受所述第2加法器的輸出，所述第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3加法器的輸出，所述第5乘法器，接受所述第4加法器的輸出，所述第6乘法器，接受所述第5延遲器的輸出，所述第5加法器，接受所述第1及第3乘法器的輸出，所述第6加法器，接受所述第4及第6乘法器的輸出，所述第7加法器，接受所述第5加法器及所述第5乘法器的輸出，作為該第7加法器的輸出，輸出所述被濾波的奇數數據信號，所述第8加法器，接受所述第6加法器及所述第2乘法器的輸出，作為該第8加法器的輸出，輸出所述被濾波的偶數數據信號。
11.如權利要求8所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，分別定義了第1至第8乘法係數的第1至第8乘法器，和第1至第6加法器，所述第1至第6延遲器，各自將所述調製速度的倒數所表示的時間作為延遲時間，所述的第1、第4、第5及第8乘法係數相同，所述的第2、第3、第6及第7乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1乘法器，接受所述第1延遲器的輸出，所述第2及第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3延遲器的輸出，所述第5及第6乘法器，接受所述第5延遲器的輸出，所述第7及第8乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1及第3乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第5及第7乘法器的輸出，所述第4加法器，接受所述第6及第8乘法器的輸出，所述第5加法器，接受所述第2及第3加法器的輸出，作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第1及第4加法器的輸出，作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
12.一種解調器，其特徵在於，具有模擬檢波器接受被正交調製的第1IF信號，利用實際載波頻率與實質上具有同一頻率的預測的載波頻率之差是調製速度的所定頻率進行檢波，輸出將調製速度作為偽載波頻率的第2IF信號；A/D轉換器接受所述第2IF信號，分別以調製速度的4倍進行A/D轉換，輸出串行信號；正交檢波器接受所述串行信號，進行正交檢波，輸出並行信號的第1及第2組，所述並行信號的第1及第2組分別由具有等同於所述調製速度的數據傳輸速率的多個信號組成；第1並行FIR濾波器作為滾降濾波器運行，對所述並行信號的第1組以所述調製速度進行並行濾波處理，輸出2個被濾波的信號的第1信號對；以及第2並行FIR濾波器作為滾降濾波器運行，對所述並行信號的第2組以所述調製速度進行並行濾波處理，輸出2個被濾波的信號的第2信號對。
13.如權利要求12所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，將從所述被濾波的信號的第1及第2的信號對中各自選出的一個特定的被濾波的信號，作為第1及第2被解調的信號進行輸出。
14.如權利要求12所述的解調器，其特徵在於，具有並行移相器接受所述被濾波的信號的第1及第2信號對，使用表示載波相位誤差的誤差信號，對在所述模擬正交檢波器的處理中殘存的相位偏離，以所述調製速度進行去除處理，輸出第1及第2被解調的信號；以及誤差信號生成器監視所述第1及第2被解調的信號，生成所述誤差信號。
15.如權利要求14所述的解調器，其特徵在於，具有所述誤差信號生成器，具有載波相位檢測器接受所述第1及第2被解調的信號，檢測基於該第1及第2被解調的信號的基準點的相位偏離；環形濾波器被連接於該載波相位檢測器；以及NCO(數控振蕩器)被連接於該環形濾波器，對應於所述被濾波的信號的第1及第2信號對，分別生成第1及第2誤差信號，所述並行移相器使用所述第1及第2誤差信號，輸出同步於載波的所述第1及第2被解調的信號。
16.如權利要求14所述的解調器，其特徵在於，具有所述並行移相器，輸出第1至第4被移相的信號的組，所述第1及第2被移相的信號，對應於所述被濾波的信號的第1信號對被生成，所述第3及第4被移相的信號，對應於所述被濾波的信號的第2信號對被生成，所述第1及第2被解調的信號分別是該第1及第3被移相的信號。
17.如權利要求16所述的解調器，其特徵在於，具有時鐘相位檢測器參照所述第1至第4被移相的信號的各個MSB(最高有效比特)，檢測時鐘相位；環形濾波器被連接於該時鐘相位檢測器；D/A轉換器對該環形濾波器的輸出進行D/A轉換；以及VCO將根據該D/A轉換器的輸出而進行控制的取樣時鐘提供給所述A/D轉換器。
18.如權利要求16所述的解調器，其特徵在於，具有時鐘相位檢測器參照構成所述被濾波的信號的第1及第2信號對的4個信號的各個MSB，檢測時鐘相位；環形濾波器被連接於該時鐘相位檢測器；D/A轉換器對該環形濾波器的輸出進行D/A轉換；以及VCO將根據該D/A轉換器的輸出而進行控制的取樣時鐘提供給所述A/D轉換器。
19.如權利要求12所述的解調器，其特徵在於，具有所述A/D轉換器，以所述調製速度的2倍進行所述A/D轉換，所述第1及第2並行信號的組，各自由奇數數據信號及偶數數據信號的信號對組成，所述第1並行FIR濾波器，接受所述奇數數據信號及偶數數據信號的信號對，輸出由被濾波的奇數數據信號及被濾波的偶數數據信號的信號對組成的所述第1被濾波信號的信號對，所述第2並行FIR濾波器，接受所述奇數數據信號及偶數數據信號的信號對，輸出由被濾波的奇數數據信號及被濾波的偶數數據信號的信號對組成的所述第2被濾波信號的信號對。
20.如權利要求19所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，分別定義了第1至第10乘法係數的第1至第10乘法器，和第1至第6加法器，所述第1至第6延遲器，各自將所述調製速度的倒數所表示的時間作為延遲時間，所述第1、第5、第6及第10乘法係數相等，所述第2、第4、第7及第9乘法係數相等，所述第3及第8乘法係數相等，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1及第2乘法器，接受所述第1延遲器的輸出，所述第3及第4乘法器，接受所述第2延遲器的輸出，所述第5乘法器，接受所述第3延遲器的輸出，所述第6乘法器，接受所述第4延遲器的輸出，所述第7及第8乘法器，接受所述第5延遲器的輸出，所述第9及第10乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1、第3及第5乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第6、第8及第10乘法器的輸出，所述第4加法器，接受所述第7及第9乘法器的輸出，所述第5加法器，接受所述第1及第4加法器的輸出，作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第2及第3加法器的輸出，作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
21.如權利要求19所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，分別定義了第1至第6乘法係數的第1至第6乘法器，和第1至第8加法器，所述第1至第6延遲器，各自將所述調製速度的倒數所表示的時間作為延遲時間，所述的第1及第4乘法係數相同，所述的第2及第5乘法係數相同，所述的第3及第6乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1加法器，接受所述第1及第3延遲器的輸出，所述第2加法器，接受所述第1及第2延遲器的輸出，所述第3加法器，接受所述第4及第6延遲器的輸出，所述第4加法器，接受所述第5及第6延遲器的輸出，所述第1乘法器，接受所述第1加法器的輸出，所述第2乘法器，接受所述第2加法器的輸出，所述第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3加法器的輸出，所述第5乘法器，接受所述第4加法器的輸出，所述第6乘法器，接受所述第5延遲器的輸出，所述第5加法器，接受所述第1及第3乘法器的輸出，所述第6加法器，接受所述第4及第6乘法器的輸出，所述第7加法器，接受所述第5加法器和所述第5乘法器的輸出，作為該第7加法器的輸出，輸出所述被濾波的奇數數據信號，所述第8加法器，接受所述第6加法器和所述第2乘法器的輸出，作為該第8加法器的輸出，輸出所述被濾波的偶數數據信號。
22.如權利要求19所述的解調器，其特徵在於，具有所述第1及第2並行FIR濾波器，各自具備第1至第6延遲器，分別定義了第1至第8乘法係數的第1至第8乘法器，和第1至第6加法器，所述第1至第6延遲器，各自將所述調製速度的倒數所表示的時間作為延遲時間，所述的第1、第4、第5及第8乘法係數相同，所述的第2、第3、第6及第7乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1乘法器，接受所述第1延遲器的輸出，所述第2及第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3延遲器的輸出，所述第5及第6乘法器，接受所述第5延遲器的輸出，所述第7及第8乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1及第3乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第5及第7乘法器的輸出，所述第4加法器，接受所述第6及第8乘法器的輸出，所述第5加法器，接受所述第2及第3加法器的輸出，作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第1及第4加法器的輸出，作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
23.一種並行FIR濾波器，接受由串行數據信號進行串並行轉換而得到的奇數數據信號及偶數數據信號的信號對，輸出被濾波的奇數數據信號及被濾波的偶數數據信號的信號對，適合於作為並行滾降濾波器運行，其特徵在於具有第1至第6延遲器，分別定義了第1至第10乘法係數的第1至第10乘法器，和第1至第6加法器，所述第1至第6延遲器，分別具有所定的延遲時間，所述的第1、第5、第6及第10乘法係數相同，所述的第2、第4、第7及第9乘法係數相同，所述的第3及第8乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1及第2乘法器，接受所述第1延遲器的輸出，所述第3及第4乘法器，接受所述第2延遲器的輸出，所述第5乘法器，接受所述第3延遲器的輸出，所述第6乘法器，接受所述第4延遲器的輸出，所述第7及第8乘法器，接受所述第5延遲器的輸出，所述第9及第10乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1、第3及第5乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第6、第8及第10乘法器的輸出，所述第4加法器，接受所述第7及第9乘法器的輸出，所述第5加法器，接受所述第1及第4加法器的輸出，作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第2及第3加法器的輸出，作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
24.一種並行FIR濾波器，接受由串行數據信號進行串並行轉換而得到的奇數數據信號及偶數數據信號的信號對，輸出被濾波的奇數數據信號及被濾波的偶數數據信號的信號對，適合於作為並行滾降濾波器運行，其特徵在於具有第1至第6延遲器，分別定義了第1至第6乘法係數的第1至第6乘法器，和第1至第8加法器，所述第1至第6延遲器，分別具有所定的延遲時間，所述的第1及第4乘法係數相同，所述的第2及第5乘法係數相同，所述的第3及第6乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1加法器，接受所述第1及第3延遲器的輸出，所述第2加法器，接受所述第1及第2延遲器的輸出，所述第3加法器，接受所述第4及第6延遲器的輸出，所述第4加法器，接受所述第5及第6延遲器的輸出，所述第1乘法器，接受所述第1加法器的輸出，所述第2乘法器，接受所述第2加法器的輸出，所述第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3加法器的輸出，所述第5乘法器，接受所述第4加法器的輸出，所述第6乘法器，接受所述第5延遲器的輸出，所述第5加法器，接受所述第1及第3乘法器的輸出，所述第6加法器，接受所述第4及第6乘法器的輸出，所述第7加法器，接受所述第5加法器和所述第5乘法器的輸出，作為該第7加法器的輸出，輸出所述被濾波的奇數數據信號，所述第8加法器，接受所述第6加法器和所述第2乘法器的輸出，作為該第8加法器的輸出，輸出所述被濾波的偶數數據信號。
25.一種並行FIR濾波器，接受由串行數據信號進行串並行轉換而得到的奇數數據信號及偶數數據信號的信號對，輸出被濾波的奇數數據信號及被濾波的偶數數據信號的信號對，適合於作為並行滾降濾波器運行，其特徵在於具有第1至第6延遲器，分別定義了第1至第8乘法係數的第1至第8乘法器，和第1至第6加法器，所述第1至第6延遲器，分別具有所定的延遲時間，所述的第1、第4、第5及第8乘法係數相同，所述的第2、第3、第6及第7乘法係數相同，所述第1及第4延遲器，分別接受所述奇數數據信號及偶數數據信號，所述第2及第5延遲器，分別接受所述第1及第4延遲器的輸出，所述第3及第6延遲器，分別接受所述第2及第5延遲器的輸出，所述第1乘法器，接受所述第1延遲器的輸出，所述第2及第3乘法器，接受所述第2延遲器的輸出，所述第4乘法器，接受所述第3延遲器的輸出，所述第5及第6乘法器，接受所述第5延遲器的輸出，所述第7及第8乘法器，接受所述第6延遲器的輸出，所述第1加法器，接受所述第1及第3乘法器的輸出，所述第2加法器，接受所述第2及第4乘法器的輸出，所述第3加法器，接受所述第5及第7乘法器的輸出，所述第4加法器，接受所述第6及第8乘法器的輸出，所述第5加法器，接受所述第2及第3加法器的輸出，作為該第5加法器的輸出，輸出所述被濾波的奇數數據信號，所述第6加法器，接受所述第1及第4加法器的輸出，並作為該第6加法器的輸出，輸出所述被濾波的偶數數據信號。
全文摘要
本發明的課題是,對以調製速度的2倍進行A/D轉換而得到的串行數據信號,用數據比為1∶2進行S/P轉換,作為具有調製速度的並行數據信號對。解調處理對此並行數據信號對進行並行處理,因此解調處理速度為調製速度。以調製速度的4倍進行A/D轉換而得到的串行數據信號,被用數據比為1∶4進行S/P轉換,同樣以等於調製速度的解調處理速度接受解調處理。依據此結構進行數位訊號處理的解調器,可以應用於具有高速調製速度的通信系統。
文檔編號H03H17/06GK1339216SQ00803221
公開日2002年3月6日 申請日期2000年10月4日 優先權日1999年10月4日
發明者佐佐木英作 申請人:日本電氣株式會社