使用被接合的金屬平面的3維集成結構和方法

2023-10-11 20:58:14 6

專利名稱：使用被接合的金屬平面的3維集成結構和方法
技術領域：
本發明總體涉及三維(3D)集成電路，並且更具體地涉及具有貫穿矽通孔的3D集 成電路和通過其將集成電路接合在一起的工藝。
背景技術：
自從集成電路的發明以來，半導體工業經歷了歸因於各種電子器件(即電晶體、 二極體、電阻器、電容器等)的集成密度的持續改進的持續快速增長。該集成密度的改進主 要來自最小特徵尺寸的重複的減小，允許將更多的器件集成入給定的面積。這些集成的改進在本質上基本是二維(2D)的，其在於由集成的器件所佔據的體 量基本在半導體晶片的表面上。儘管光刻中的巨大改進已經導致2D集成電路形成的顯著 的改進，但是存在二維可以實現的密度的物理極限。這些極限之一是製造這些器件所需的 最小尺寸。此外，當更多的裝置被放入一晶片時，要求更為複雜的設計。另外的限制來自隨著裝置的數量增加，裝置之間的互連的數量和長度的顯著增 加。當互連的數量和長度增加時，電路的電阻-電容(RC)延遲和功耗兩者都增加。三維集成電路因而被創造以便解決上面討論的限制。在3D集成電路的典型形成 工藝中，形成兩個晶片，每個包括集成電路。晶片隨後被接合，而裝置對齊。深通孔隨後形 成以便互連第一和第二晶片上的裝置。使用3D集成電路技術實現了高得多的裝置密度。因此，總布線長度被顯著地減 小。通孔的數量也被減小。因而，3D集成電路技術具有成為下一代主流技術的潛力。Enquis等人在美國專利申請公開2007/0037379並且Morrow等人在美國專利 7，056，813提出了各種3D集成電路，其披露的內容通過引用的方式結合於此，其披露了形 成背側通過通孔連接。已經提出了結合集成電路裝置的金屬層的各種解決方案，Reif等人在美國專利 7，307，003 (其披露的內容通過引用的方式結合於此)，公開了多半導體結構的結合，其中 一個結構的背側通過金屬層被結合至另一結構的前側，至少部分的金屬層形成結合的多半 導體結構中的電連接。金屬層還不在整個晶片上延伸，由於在形成電連接的部分和金屬層 的保留部分之間存在斷開。Hatano等人在美國專利6，824，888 (其披露的內容通過引用的方式結合於此)，公
開了金屬對金屬鍵，其中一種金屬是鈹並且另一金屬是銅。Moriceau等人在美國專利申請公開2008/0041517並且Beyne等人在美國專利申 請公開2006/0292824(其披露的內容通過引用的方式結合於此)，公開了通過居間接合層 的電子襯底的結合。

發明內容
上述和以下本發明的各種優點和目的通過提供根據本發明第一方面的製造3D集 成電路的方法而實現，該方法包括的步驟是
獲得第一半導體結構，所述第一半導體結構包括第一半導體晶片、第一半導體晶 片上的前段(FEOL)布線，FEOL布線上的後段(BEOL)布線，BEOL布線上的絕緣體層和絕緣 體層上的金屬層；獲得第二半導體結構，所述第二半導體結構包括第二半導體晶片、第二半導體晶 片上的前段(FEOL)布線，FEOL布線上的後段(BEOL)布線，BEOL布線上的絕緣體層和絕緣 體層上的金屬層；對齊第一半導體結構和第二半導體結構，使得第一和第二半導體結構的金屬層相 互面對；並且相互接觸並且接合第一和第二半導體結構的金屬層，其中接合的金屬層形成電隔罔層。根據本發明的第二方面，提供了製造3D集成電路的方法，該方法包括的步驟是獲得第一半導體結構，所述第一半導體結構包括第一半導體晶片、第一半導體晶 片上的前段(FEOL)布線，FEOL布線上的後段(BEOL)布線，BEOL布線上的絕緣體層和絕緣 體層上的金屬層；獲得第二半導體結構，所述第二半導體結構包括第二半導體晶片、第二半導體晶 片上的前段(FEOL)布線，FEOL布線上的後段(BEOL)布線，BEOL布線上的絕緣體層和絕緣 體層上的金屬層；對齊第一半導體結構和第二半導體結構，使得第一和第二半導體結構的金屬層相 互面對；相互接觸並且接合第一和第二半導體結構的金屬層，其中接合的金屬層形成電隔 罔層；減薄第二半導體晶片至小於第一半導體晶片的厚度的預定厚度；形成延伸穿過第二半導體結構和接合的金屬層並且停止於第一半導體結構的 BEOL層上的通孔；並且用導電材料填充通孔，其中通孔與接合的金屬層電隔離。根據本發明的第三方面，提供了 3D集成電路結構，該結構包括第一半導體結構，包括第一半導體晶片、第一半導體晶片上的前段(FEOL)布線、 FEOL布線上的後段(BEOL)布線、BEOL布線上的絕緣層和絕緣層上的金屬層；第二半導體結構，包括第二半導體晶片、第二半導體晶片上的前段(FEOL)布線、 FEOL布線上的後段(BEOL)布線、BEOL布線上的絕緣層和絕緣層上的金屬層；第一半導體結構與第二半導體結構對齊，使得第一和第二半導體結構的金屬層相 互面對；和第一和第二半導體結構的金屬層相互接觸並且接合，其中接合的金屬層形成電隔罔層。根據本發明的第四方面，提供了 3D集成電路結構，該結構包括第一半導體結構，包括第一半導體晶片、第一半導體晶片上的前段(FEOL)布線、 FEOL布線上的後段(BEOL)布線、BEOL布線上的絕緣層和絕緣層上的金屬層；第二半導體結構，包括第二半導體晶片、第二半導體晶片上的前段(FEOL)布線、 FEOL布線上的後段(BEOL)布線、BEOL布線上的絕緣層和絕緣層上的金屬層；
第一半導體結構與第二半導體結構對齊，使得第一和第二半導體結構的金屬層相 互面對；第一和第二半導體結構的金屬層相互接觸並且接合，其中接合的金屬層形成電隔 罔層；通孔，延伸穿過第二半導體結構和接合的金屬層並且停止於第一半導體結構的 BEOL層上；和用導電材料填充的通孔，其中通孔與接合的金屬層電隔離。


尤其在所附權利要求中闡述了被認為是新穎的本發明的特徵和本發明的基本特 徵。圖僅是示意性的並且未按比例繪製。但是，本發明自身，作為機構和操作方法兩者，都 可以參考下面的詳細描述結合附圖被最好地理解，其中圖1至5是示出根據本發明的形成3D集成電路的方法步驟的截面圖。圖6是根據本發明的3D集成電路結構的第一優選實施例的截面圖。圖7是根據本發明的3D集成電路結構的第二優選實施例的截面圖。圖8是第一半導體結構的布局圖。圖9示出了根據本發明的形成3D集成電路的替代方法。
具體實施例方式更為詳細地參考附圖，並且具體地參考圖1，示出了根據本發明的3D集成電路的 形成的第一步驟。第一半導體結構10包括其中形成有集成電路裝置13的半導體晶片12。 半導體晶片12可以由任何半導體材料製成，包括但不局限於IV族半導體，例如矽、矽鍺、或 鍺；III-V族化合物半導體；或者II-VI族化合物半導體。半導體晶片12上有後段(BEOL)布線14。BEOL布線14典型地包括絕緣材料，例 如氧化物，和本領域中技術人員所熟知但為了清楚起見未被示出的各布線層。然而，BEOL布 線14具有對於BEOL布線14中的各布線層提供連接的多個著陸焊墊15。在BEOL布線上層疊絕緣層16，例如氧化物，跟隨著金屬層18。絕緣層16將金屬 層18與BEOL布線14隔離。金屬層由選自由銅、鎳、銅/鎳、銅/金和銅/鎳/金的構成的組的材料製成。在優選實施例中，金屬層實際上由多層製成。參考圖2，有第一半導體結構10的放 大的截面。如所見，在該優選實施例中，金屬層18實際上包括幾層。第一層18a是與絕緣 層16接觸的下層，並且包括，例如首先氮化鉭跟隨著鉭或者首先氮化鈦跟隨著鈦。第二層 18b是選自由銅、鎳、銅/鎳、銅/金和銅/鎳/金的構成的組的材料。在一優選實施例中， 第二層18b可以被鍍於第一半導體結構10的下層18a上。選擇性的仔晶層(未被示出) 可以在鍍第二層18b之前被沉積。對於下層18a，優選氮化鉭和鉭或者氮化鈦和鈦沉積為分離的層而不是合金。相 似地，如果對於第二層18b選擇銅/鎳、銅/金或銅/鎳/金，則優選銅和鎳(在第一情形 中)或者銅，鎳和金(在第二情形中)沉積為分離的層而不是作為合金。對於在後續的工 藝步驟中將經歷固態接合的第二層18b，這尤為重要。一般說來，純金屬比合金更容易固態接合。參考圖1，還示出了包括具有裝置23的半導體晶片22、BEOL布線24、絕緣體層 26 (優選氧化物)、和金屬層28的第二半導體結構20。第二半導體結構與上面剛討論的第 一半導體結構10基本相似。應當理解儘管第一和第二半導體結構10、20在結構上基本相 似，但是在半導體晶片12、22、BEOL布線14、24和絕緣體層16、26的材料中可以存在差別。 金屬層18、28可以是不同的，只要它們可以被接合在一起(以下將被討論)以便形成強金 屬鍵。另外，第一和第二半導體結構10、20可以具有不同的功能。應當理解僅部分半導體晶片12、22和第一和第二半導體結構10、20在圖1中被實 際示出並且在圖1中所示出的僅代表部分的一晶片位置。再次參考圖1，在一優選實施例中，金屬層18、28具有穿孔30。這些穿孔30的目 的將在以下討論。穿孔30可以在金屬層18、28已經被形成於絕緣體層16、26上之後或者 在以下被討論的工藝中較後進行。在優選實施例中，當金屬層18、28被形成於絕緣體層16、 26上時穿孔30被製造。穿孔30，當如剛討論的在優選實施例中被製造時，通過減法蝕刻工 藝製造。現在參考圖3，第一和第二半導體結構10，、0被對齊，接觸並且隨後被接合。在一 優選實施例中，接合通過固態接合工藝進行，以便形成金屬對金屬鍵。固態金屬接合工藝通 常可以通過下列步驟完成。首先，金屬層的表面被清潔或者處理使得存在用於接合的純淨 的表面。隨後，第一和第二半導體結構10、20用對應的相互面對的金屬層18，28對齊。如 果穿孔30已經在金屬層18、28中被製造，則第一和第二半導體結構10，20還應該被對齊， 使得穿孔30被對齊。組件可以在合適的環境中，例如形成氣體、氮或者部分真空中，在對齊 之前或者在對齊之後，但是在接觸晶片之前被預熱至約150-250°C。最後，金屬層18、28被 接觸並且30至50千牛的壓力被施加30-60分鐘，同時在合適的環境，例如形成氣體，氮或 者部分真空中在大約300-400°C的溫度以便完成固態接合工藝。在另一優選實施例中，金屬層18、28可以用焊料相互接合。參考圖9，相似於圖1 示出半導體結構10、20，除了一或者兩個半導體結構10、20包含焊料層54之外。在圖9中， 在一優選實施例中，兩個半導體結構10、20都具有焊料層54，但是在另一優選實施例中，僅 一半導體結構10、20可以具有焊料層54。焊料層54可以通過電鍍(最優選)，蒸鍍，濺射 或者甚至以漿料的形式被分配。焊料層54的使用具有在例如183-300°C的較低溫度實現接 合的優點(取決於是否使用了共晶錫/鉛、其它錫/鉛或者無鉛合金)，而銅或者金固態接 合典型地在大於350°C的溫度，並且甚至更接近400°C。另外，在焊料接合時無需壓力。應當理解金屬層18，28在整個半導體晶片12、22上延伸並且在整個晶片上形成固 體層，除了穿孔30可以貫穿金屬層18、28之處之外。最優選，金屬層18、28在整個半導體 晶片12，22上延伸，除了穿孔30可以貫穿金屬層18，28之處之外，並且除了晶片位置之間 的切口區之外。參考圖8，示出了半導體結構10的截面，可以看出金屬層18覆蓋各晶片位置52。 但是，金屬層18不延伸入晶片位置之間的切口區50。該最後的限制的原因是，如果金屬層 18延伸入切口區50，則在晶片位置52單個晶片的切割變得更為困難，並且任何在切口區50 中的金屬層18的切割可以引起晶片和單個晶片的汙染。因而，金屬層18優選避免在切口 區50中。以相似的方式，金屬層28覆蓋半導體結構20中的各晶片位置。可以看出最為重
8要地，在任一情形中，將在單個晶片之間有完全的金屬對金屬鍵，除了穿孔之處之外。接合之後，接合的金屬層18、28形成與第一和第二半導體結構10、20的保留物電 隔離的層。本質上，接合的金屬層18、28形成電浮置平面。儘管接合的金屬層18、28不形 成第一和第二半導體結構10、20的電路的一部分，但是可以理想地使得接合的金屬層18， 28成為接地平面，因為不必電連接接地平面至第一和第二半導體結構10，20的電路。接合 的金屬層18、28在接合的晶片的整個範圍上延伸，除了穿孔貫穿接合的金屬層之處之外。如在圖4中所示出的，第二半導體結構10的第二半導體晶片22隨後被減薄至小 於第一半導體結構10的第一半導體晶片12的厚度的預定厚度。減薄可以通過研磨、拋光 和蝕刻的組合進行。現在參考圖5，貫穿矽通孔(TSV) 42通過光刻和蝕刻工藝而形成。TSV42從第二半 導體晶片的背側40延伸，穿過第二半導體結構並且最終停止於第一半導體結構10的BEOL 布線14中的著陸焊墊15上。TSV 42的蝕刻可以通過傳統反應離子蝕刻(RIE)工藝或者例 如Bosch工藝的工藝進行，在Bosch工藝中，RIE和再沉積的步驟被重複以便給出接近垂直 的側壁。在該圖5中，為了清楚起見，穿孔30之一已經被放大，並且僅一著陸焊墊15被示 出。如果金屬層18、28不具有在圖1中所示的穿孔30，則當TSV 42形成時製造穿孔30。將 需要清潔或者蝕刻步驟以便去除已經被再沉積於TSV42的壁上的任何金屬。應當注意TSV 42具有比穿孔30小的直徑以便允許公差。隨著公差變小，穿孔30的直徑將接近TSV 42的 直徑。TSV 42隨後被填充以通常被稱為絕緣或者鈍化的電不傳導層，跟隨著起擴散阻擋層 和粘合層的其它層，跟隨著金屬材料。應當理解填充TSV 42的金屬材料應當不與被接合的 金屬層18、28電接觸。該結果可以以兩種方式被實現。一方式是具有比穿孔30稍小的TSV 42，如在圖6中所示出的，並且第二方式是具有用電絕緣材料襯裡的TSV 42，如在圖7中所 示出並且如上所描述的。圖6示出了 3D集成電路結構的一優選實施例並且圖7示出了 3D集成電路結構的 第二優選實施例。現在參考圖6，在優選實施例中，TSV 42已經被填充以金屬材料44，優選銅。為了 清楚起見穿孔30已經被放大。在另一優選實施例中，如在圖7中所示出的，TSV 42用絕緣體材料46，(例如氧化 物)在金屬材料44(優選銅)的沉積之前襯裡，以便填充TSV 42。為了清楚起見穿孔30已 經被放大。對於本公開相關的本領域中的技術人員顯見，可以進行在此所具體描述的那些實 施例之外的本發明的其它改進而不偏離本發明的精神。因而，這樣的改進被認為在僅由所 附權利要求所限制的本發明的範圍內。
權利要求
一種製造3維集成電路的方法，包括的步驟是獲得第一半導體結構，所述第一半導體結構包括第一半導體晶片、第一半導體晶片上的前段布線，前段布線上的後段布線，後段布線上的絕緣體層和絕緣體層上的金屬層；獲得第二半導體結構，所述第二半導體結構包括第二半導體晶片、第二半導體晶片上的前段布線，前段布線上的後段布線，後段布線上的絕緣體層和絕緣體層上的金屬層；對齊第一半導體結構和第二半導體結構，使得第一和第二半導體結構的金屬層相互面對；並且相互接觸並且接合第一和第二半導體結構的金屬層，其中接合的金屬層形成電隔離層。
2.根據權利要求1的方法，其中所述第一和第二半導體結構的金屬層具有穿孔並且所 述金屬層的穿孔相互對齊。
3.根據權利要求1的方法，其中所述金屬層由選自由銅、鎳、銅/鎳、銅/金和銅/鎳/ 金構成的組的材料製成。
4.根據權利要求1的方法，其中所述金屬層包括與所述絕緣層接觸的下層和選自銅、 鎳、銅/鎳、銅/金和銅/鎳/金構成的組的材料，所述下層的材料選自由氮化鉭/鉭和氮 化鈦/鈦構成的組，其中所述各金屬層的材料被接合在一起。
5.根據權利要求1的方法，其中所述金屬層的接合通過金屬對金屬固態接合工藝進行。
6.根據權利要求1的方法，其中所述金屬層的接合通過使用焊接工藝，其中所述接合 界面經歷了熔化和再固化。
7.—種製造3維集成電路的方法，包括的步驟是獲得第一半導體結構，所述第一半導體結構包括第一半導體晶片、第一半導體晶片上 的前段布線，前段布線上的後段布線，後段布線上的絕緣體層和絕緣體層上的金屬層；獲得第二半導體結構，所述第二半導體結構包括第二半導體晶片、第二半導體晶片上 的前段布線，前段布線上的後段布線，後段布線上的絕緣體層和絕緣體層上的金屬層； 對齊第一半導體結構和第二半導體結構，使得第一和第二半導體結構的金屬層相互面對；相互接觸並且接合第一和第二半導體結構的金屬層，其中接合的金屬層形成電隔離層；減薄第二半導體晶片至小於第一半導體晶片的厚度的預定厚度； 形成延伸穿過第二半導體結構和接合的金屬層並且停止於第一半導體結構的後段布 線層上的通孔；並且用導電材料填充通孔，其中通孔與接合的金屬層電隔離。
8.根據權利要求7的方法，其中所述第一和第二半導體結構的金屬層具有穿孔並且所 述金屬層的穿孔相互對齊。
9.根據權利要求7的方法，其中所述第一和第二半導體結構的金屬層具有穿孔，並且 所述金屬層的穿孔相互對齊，並且其中形成通孔包括僅蝕刻入所述第二半導體結構的所述 第二半導體晶片、前段布線、後段布線和絕緣體層，以及僅蝕刻入所述第一半導體結構的絕 緣體層和後段布線。
10.根據權利要求7的方法，其中所述獲得第一半導體結構的步驟還包括在所述金屬 層中形成穿孔，其中在獲得第二半導體結構的所述步驟中還包括在所述金屬層中形成穿 孔，並且其中在所述對齊的步驟中還包括對齊所述金屬層的穿孔。
11.根據權利要求7的方法，還包括在形成通孔和填充通孔之間用絕緣材料襯裡所述 通孔的步驟。
12.根據權利要求7的方法，其中所述金屬層由選自由銅、鎳、銅/鎳、銅/金和銅/鎳 /金構成的組的材料製成。
13.根據權利要求7的方法，其中所述金屬層的接合通過金屬對金屬固態接合工藝進行。
14.根據權利要求7的方法，其中所述金屬層的接合通過使用焊接工藝進行，其中所述 接合界面經歷了熔化和再固化。
15.根據權利要求7的方法，其中所述金屬層包括與所述絕緣層接觸的下層和選自銅、 鎳、銅/鎳、銅/金和銅/鎳/金構成的組的材料，所述下層的材料選自由氮化鉭/鉭和氮 化鈦/鈦構成的組，其中各金屬層的所述材料被接合在一起。
16.一種3維集成電路結構，包括第一半導體結構，包括第一半導體晶片、第一半導體晶片上的前段布線、前段布線上的 後段布線、後段布線上的絕緣層和絕緣層上的金屬層；第二半導體結構，包括第二半導體晶片、第二半導體晶片上的前段布線、前段布線上的 後段布線、後段布線上的絕緣層和絕緣層上的金屬層；第一半導體結構與第二半導體結構對齊，使得第一和第二半導體結構的金屬層相互面 對；和第一和第二半導體結構的金屬層相互接觸並且接合，其中接合的金屬層形成電隔離層。
17.根據權利要求16的結構，其中所述第一和第二半導體結構的金屬層具有穿孔並且 所述金屬層的穿孔相互對齊。
18.根據權利要求16的結構，其中所述金屬層由選自銅、鎳、銅/鎳、銅/金和銅/鎳/ 金構成的組的材料製成。
19.根據權利要求16的結構，其中所述金屬層包括與所述絕緣層接觸的下層和選自 銅、鎳、銅/鎳、銅/金和銅/鎳/金構成的組的材料，所述下層的材料選自由氮化鉭/鉭和 氮化鈦/鈦構成的組，其中所述各金屬層的材料被接合在一起。
20.根據權利要求16的結構，其中至少一所述金屬層包括焊接材料層。
21.—種3維集成電路結構，包括第一半導體結構，包括第一半導體晶片、第一半導體晶片上的前段布線、前段布線上的 後段布線、後段布線上的絕緣層和絕緣層上的金屬層；第二半導體結構，包括第二半導體晶片、第二半導體晶片上的前段布線、前段布線上的 後段布線、後段布線上的絕緣層和絕緣層上的金屬層；第一半導體結構與第二半導體結構對齊，使得第一和第二半導體結構的金屬層相互面對；第一和第二半導體結構的金屬層相互接觸並且接合，其中接合的金屬層形成電隔離層；通孔，延伸穿過第二半導體結構和接合的金屬層並且停止於第一半導體結構的後段布 線層上；和用導電材料填充的通孔，其中通孔與接合的金屬層電隔離。
22.根據權利要求21的結構，其中所述第一和第二半導體結構的金屬層具有穿孔並且 所述金屬層的穿孔相互對齊。
23.根據權利要求21的結構，其中所述通孔具有所述導電材料和所述通孔的壁之間的 絕緣材料的襯裡。
24.根據權利要求21的結構，其中所述金屬層由選自銅、鎳、銅/鎳、銅/金和銅/鎳/ 金構成的組的材料製成。
25.根據權利要求21的結構，其中所述金屬層包括與所述絕緣層接觸的下層和選自 銅、鎳、銅/鎳、銅/金和銅/鎳/金構成的組的材料，所述下層的材料選自由氮化鉭/鉭和 氮化鈦/鈦構成的組，其中所述各金屬層的材料通過金屬對金屬鍵被接合在一起。
全文摘要
一種製造3D集成電路的方法和3D集成電路結構。存在接合至第二半導體結構的第一半導體結構。各半導體結構包括半導體晶片、所述半導體晶片上的前段(FEOL)布線、所述FEOL布線上的後段(BEOL)布線、所述BEOL布線上的絕緣體層和所述絕緣體層上的金屬層。所述第一半導體結構與所述第二半導體結構對齊，使得各所述半導體結構的金屬層相互面對。各所述半導體結構的金屬層通過金屬對金屬鍵相互接觸並且接合，其中接合的金屬層形成電隔離層。
文檔編號H01L21/50GK101887887SQ20101017997
公開日2010年11月17日 申請日期2010年5月10日 優先權日2009年5月14日
發明者薩布拉馬尼安·S·伊耶, 馬克塔·G·法魯克 申請人:國際商業機器公司